[实用新型]一种集成ESD的VDMOS器件

说明书

本实用新型公开了一种集成ESD的VDMOS器件，涉及半导体功率器件领域。用于解决现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。该器件包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；所述外延层上依次包括所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层和第三多晶硅层。

技术领域

本实用新型涉及半导体功率器件技术领域，更具体的涉及一种集成ESD的VDMOS器件。

背景技术

在功率器件中，功率MOSFET(英文为：Metal-Oxide-Semiconductor Field-EffectTransistor，中文为：金属氧化物半导体场效晶体管)由于其优越性能，得到了非常广泛的应用。其中低压功率MOSFET由于其栅氧化层较薄，来自于外界的静电作用极易导致功率器件击穿，轻则影响器件可靠性，缩短使用寿命，重则直接导致不可逆的损坏。因此为了提高器件的抗静电能力，会选择在器件的G-S(栅极-源极)之间串联ESD(英文为：Electro-Static discharge，中文为：静电阻抗器)保护结构(NP-PN)达到抗静电的目的。

传统工艺中会通过增加一层ESD光罩，在器件特定区域制作NP-PN结构，实现栅氧的静电保护，图1A～图1J提供了一种制备VDMOS器件的制备工艺，具体包括以下步骤：1)如图1A所示，在N型重掺杂半导体衬底1上生长一层N型轻掺杂外延层2；2)如图1B所示，在N型轻掺杂外延层2中通过刻蚀形成栅极沟槽3和有源区沟槽4以及屏蔽层引出区沟槽5；3)如图1C所示，在N型轻掺杂外延层2和沟槽栅极沟槽3、有源区沟槽4和有源区沟槽4中生长一层场氧化层6；4)如图1D所示，在场氧化层6上淀积一层N型重掺杂多晶硅7；5)如图1E所示，通过光刻和刻蚀的方式形成的屏蔽层多晶硅区9，然后淀积一层隔离氧化层8；6)如图1F所示，通过刻蚀的方式去除部分隔离氧化层8，然后生长一层栅氧化层10，再通过淀积形成一层非掺杂多晶硅11；7)如图1G所示，通过光刻和刻蚀的方式去除部分非掺杂多晶硅11形成ESD保护结构区域；8)如图1H所示，通过光刻注入方式在N型轻掺杂外延层2中形成P型阱区层12以及N型重掺杂源极区13，在ESD保护结构区域形成第一N型重掺杂多晶硅层14和P型轻掺杂多晶硅层16，以及第二N型重掺杂多晶硅层15；9)如图1I所示，淀积一层绝缘介质层18，通过刻蚀和填充方式形成接触孔填充层17；10)如图1J所示，在正面溅射一层金属层，通过刻蚀方式形成栅极区金属层19和源极区金属层20，在背面蒸镀一层金属层形成漏极区金属层21。

综上所述，现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。

实用新型内容

本实用新型实施例提供一种集成ESD的VDMOS器件，用于解决现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。

本实用新型实施例提供一种集成ESD的VDMOS器件，包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；

所述外延层上依次设置所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；

两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层、第三多晶硅层和屏蔽层多晶硅区。

较佳的，还包括P型阱区层和和N型源极区；