[实用新型]半导体器件及其结边缘区

说明书

本申请是一种半导体器件及其结边缘区，结边缘区包括同导体类型叠层结构的半导体衬底及其上方的外延层，结边缘区包括一个以上的环单元，其包括在外延层上设置的多数个槽，邻接槽底的第一浮空区，及半导体衬底与外延层之间的第二浮空区。每一个槽内部设置双层的屏蔽多晶硅与栅极多晶硅，通过第一绝缘介质相互隔离，并与半导体衬底及浮空区相隔离。半导体衬底表面设置第二绝缘介质，其覆盖、邻接或邻近第一绝缘介质。第一、二金属层分别设置于结边缘区的上、下两端，第一金属层通过第二绝缘介质上的开口而接触所述栅极多晶硅。

技术领域

本申请涉及半导体器件，特别是关于高压和/或功率器件的半导体器件及结边缘区。

背景技术

功率半导体器件的元胞区(元胞区也称有源区)和划片槽之间是器件的结边缘区(结边缘也称结终端)。当器件有外加电压时，结边缘区将承受全部外加电压，因此，结边缘区的耐压特性影响了器件的耐压特性。根据器件击穿电压等级的不同，结边缘的结构也有多种多样，目前普遍采用的结边缘是采用场限环(Field Limiting Ring，简称FLR)的技术。场限环是在扩散形成PN主结的同时，在其周围做同样掺杂的一个或多个环，使得外加电压分配到主结和环与衬底构成的PN结上，降低主结表面的电场集中，提高器件的击穿电压。

随着器件耐压等级的提高，场限环的尺寸和掺杂的设计要求也愈加严苛。影响结边缘区耐压的因素多种多样，其主要的影响因素包括衬底的掺杂浓度、场限环的结深、场限环的窗口尺寸、环与环之间的间距以及表面电荷…等等。特别是表面存在的强电场使得器件鲁棒性与可靠性严重受限，同时在器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得器件的可靠性和一致性降低。

实用新型内容

为了解决上述技术问题，本申请的目的在于，提供一种半导体器件及其结边缘区，以降低表面电荷对击穿电压的影响。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种半导体器件的结边缘区，所述结边缘区包括一个以上的环单元，所述环单元包括：第一导电类型的半导体衬底；第一导电类型的外延层，邻接设置在所述半导体衬底的上方；多数个槽，设置于所述外延层的一侧，每一个槽的内部由下至上分别的设置屏蔽多晶硅与栅极多晶硅，所述屏蔽多晶硅与所述栅极多晶硅通过第一绝缘介质相互隔离，并与所述外延层相隔离；第二导电类型的多数个第一浮空区与多数个第二浮空区，所述多数个第一浮空区邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述多数个第二浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；第二绝缘介质，设置于所述外延层的表面，以覆盖、邻接或邻近所述第一绝缘介质；第一金属层，设置于所述第二绝缘介质上，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述栅极多晶硅相接触，并通过所述第二绝缘介质而与所述外延层相隔离；第二金属层，设置于所述半导体衬底的底部；半导体区，设置于所述半导体衬底与所述第二金属层之间。

本申请解决其技术问题还可采用以下技术措施进一步实现。

在本申请的一实施例中，还包括第二导电类型的至少一上部区，所述至少一上部区设置于所述多数个槽的部分或全部的槽间隔中。

在本申请的一实施例中，所述至少一上部区通过所述第一绝缘介质而与所述导电材料相隔离。

在本申请的一实施例中，所述至少一上部区设置位置邻近或邻接所述多数个槽的槽口。

在本申请的一实施例中，所述第二绝缘介质上设置有开口，所述第一金属层通过所述开口而与部分或全部的所述至少一上部区相接触。

在本申请的一实施例中，所述多数个第一浮空区与所述多数个第二浮空区的位置以垂直方向相对应设置、交错配置、部分位置为交错配置或是所述多数个第二浮空区配置于所述多数个第一浮空区两侧下方。