[发明专利]三维存储器件中的阶梯形成

说明书

一种用于形成3D存储器的阶梯结构的方法，包括：形成交替层堆叠体，所述交替层堆叠体包括设置在衬底上方的多个电介质层对；在所述交替层堆叠体上方形成第一掩模堆叠体；使用光刻工艺图案化第一掩模堆叠体以限定阶梯区域，所述阶梯区域包括在所述交替层堆叠体上方的N个子阶梯区域，其中N大于1；在所述阶梯区域上方形成第一阶梯结构，所述第一阶梯结构在每个阶梯区域处具有M个台阶，其中M大于1；并且在所述第一阶梯结构上形成第二阶梯结构，所述第二阶梯结构在阶梯区域处具有2*N*M个台阶。

技术领域

本公开的实施例涉及三维(3D)存储器件及其制造方法。

背景技术

通过改善工艺技术、电路设计、编程算法以及制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得更具挑战性并且成本高昂。结果，用于平面存储单元的存储密度接近上限。

3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列、用于控制发送至存储器阵列以及来自存储器阵列的信号的外围器件。典型的3D存储器架构包括布置于衬底上方的栅电极堆叠体，多个半导体沟道穿过字线并与其相交进入衬底中。字线和半导体沟道的交叉点形成存储单元。

3D存储器架构需要电接触方案以允许控制每个单独的存储单元。一种电接触方案是形成阶梯结构以连接到每个单独的存储单元的字线。阶梯结构已被用于沿典型的3D存储器件中的半导体沟道连接多于32条字线。

随着半导体技术的进步，诸如3D NAND存储器件的3D存储器件保持缩放更多的氧化物/氮化物(ON)层。结果，用于形成这种阶梯结构的现有多循环修整和蚀刻工艺产量低并且价格昂贵。

发明内容

本文公开了一种用于形成3D存储器件的阶梯结构的方法的实施例。所公开的结构和方法提供了许多优点，包括但不限于降低3D存储器件的制造复杂度和制造成本。

在一些实施例中，一种用于形成3D存储器件的方法，包括：形成交替层堆叠体，所述交替层堆叠体包括设置在衬底上方的多个电介质层对；在所述交替层堆叠体上方形成第一掩模堆叠体；图案化所述第一掩模堆叠体以限定阶梯区域，所述阶梯区域包括在所述交替层堆叠体上方的N个子阶梯区域，其中N大于1；在所述阶梯区域上方形成第一阶梯结构，所述第一阶梯结构在每个所述阶梯区域处具有M个台阶，其中M大于1；并且在所述第一阶梯结构上形成第二阶梯结构，所述第二阶梯结构在阶梯区域处具有2*N*M个台阶。在一些实施例中，该方法还包括在衬底上的堆叠存储区域中形成多个垂直半导体沟道。在一些实施例中，每个所述阶梯区域与所述堆叠存储区域相邻。

在一些实施例中，一种3D存储器件，包括：设置于衬底上方的交替层堆叠体；包括多个垂直半导体沟道的存储结构；与存储结构相邻的多个阶梯区域；以及阶梯结构，该阶梯结构设置于每个阶梯区域处以暴露交替层堆叠体中的多个层堆叠体的一部分。在一些实施例中，阶梯结构包括N个子阶梯区域，N大于1。在一些实施例中，N个子阶梯区域中的每一个包括2*M个台阶，M大于1。

本公开的其他方面可以由本领域的技术人员考虑到本公开的说明书、权利要求和附图而理解。

附图说明

附图被并入本文并且形成说明书的一部分，例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1示出了根据一些实施例通过图案化光致抗蚀剂堆叠体形成的多个电介质层对的截面图。

图2示出了根据一些实施例形成具有一级的第一台阶的截面图。

图3A-3B示出了根据一些实施例形成两个台阶的蚀刻修整工艺的各个阶段的截面图。

图4A-4B示出了根据一些实施例具有多个掩模堆叠体的3D存储器件的俯视图。