[发明专利]具有增大的击穿电压的高电压半导体器件及其制造方法

说明书

公开了高电压半导体器件及其制造方法。高电压半导体器件包括半导体衬底、栅极结构、至少一个第一隔离结构和至少一个第二隔离结构、以及至少一个第一漂移区。栅极结构设置在半导体衬底上。第一隔离结构和第二隔离结构设置在栅极结构的一侧的半导体衬底的有源区中。第二隔离结构的端部设置于第一隔离结构与栅极结构之间，并且第一隔离结构的端部设置于第一掺杂区与第二隔离结构之间。至少一个第一隔离结构的底部和至少一个第二隔离结构的底部比第一漂移区的底部深。

发明领域

本发明涉及半导体器件及其制造方法，更具体地，涉及具有增大的击穿电压的高电压半导体器件及其制造方法。

背景技术

在通常的金属氧化物半导体(MOS)晶体管中，因为漏极区域与栅电极重叠，因此由于栅极引发漏极泄漏(GIDL)的影响而导致在漏极区域和栅电极的重叠区域处容易发生电击穿。特别是，在闪存的外围电路的应用中，例如在3D NAND闪存中，需要用于三级单元(TLC)或四级单元(QLC)的越来越高的擦除电压，因此用于控制TLC或QLC的MOS晶体管需要较高的击穿电压。

为了增加MOS晶体管的击穿电压，开发了平面高电压MOS晶体管以具有延长的漏极以呈现高击穿电压，例如漏极延长MOS(DEMOS)。开发另一种方法以在漏极中进一步具有隔离结构，以便增加漏极处的击穿电压，例如横向扩散MOS(LDMOS)。然而，这些方法扩大了MOS晶体管的顶视区域，这限制了具有MOS晶体管的器件尺寸的减小。另一种方法是制造具有阶梯形状的栅极氧化层，以增加栅电极和漏极区域之间的栅极氧化层的厚度，但是该方法需要额外的掩模和额外的工艺，从而增加了制造成本。因此，总是存在在不增大面积且较少增加成本的情况下增加MOS晶体管的击穿电压的需求。

发明内容

在本发明中描述了高电压半导体器件及其制造方法的实施例。

在一些实施例中，公开了一种高电压(HV)半导体器件。HV半导体器件包括半导体衬底、栅极结构、至少一个第一隔离结构和至少一个第二隔离结构、以及至少一个第一漂移区。半导体衬底具有有源区，并且半导体衬底具有第一导电类型。栅极结构设置在半导体衬底的有源区上，并且栅极结构沿第一方向延伸。至少一个第一隔离结构和至少一个第二隔离结构设置在栅极结构的一侧的半导体衬底的有源区中，其中所述至少一个第二隔离结构的端部沿垂直于第一方向的第二方向设置在至少一个第一隔离结构和栅极结构之间。至少一个第一漂移区设置在栅极结构的该侧的半导体衬底的有源区中，并且至少一个第一漂移区具有与第一导电类型互补的第二导电类型，其中至少一个第一隔离结构的底部和至少一个第二隔离结构的底部比至少一个第一漂移区的底部深。

在一些实施例中，HV半导体器件还包括设置在至少一个第一漂移区中的至少一个第一掺杂区，并且至少一个第一隔离结构和至少一个第二隔离结构设置在至少一个第一漂移区和栅极结构之间，其中至少一个第一掺杂区具有第二导电类型。

在一些实施例中，至少一个第一漂移区的掺杂浓度小于至少一个第一掺杂区的掺杂浓度，并且至少一个第一隔离结构的端部沿第二方向设置在至少一个第一掺杂区和至少一个第二隔离结构之间。

在一些实施例中，至少一个第一隔离结构和至少一个第二隔离结构在第一方向上的组合的长度大于或等于至少一个第一掺杂区在第一方向上的长度。

在一些实施例中，穿过至少一个第一掺杂区的端部并且与第二方向平行的延长线与至少一个第一隔离结构相交，并且穿过至少一个第一掺杂区的与至少一个第一掺杂区的端部相对的另一端部且与第二方向平行的另一个延长线与至少一个第二隔离结构相交。

在一些实施例中，高电压半导体器件还包括设置在半导体衬底中的第三隔离结构，其中第三隔离结构具有用于限定有源区的开口。

在一些实施例中，至少一个第一隔离结构或至少一个第二隔离结构中的至少一个连接到第三隔离结构。