[发明专利]半导体器件制造方法

说明书

提供了一种半导体器件(100)以及制造半导体器件(100)的方法。所述半导体器件(100)包括在所述半导体器件(100)的衬底(101)之上沿垂直方向(103)堆叠的晶体管串(102)，所述半导体器件(100)具有沿所述垂直方向(103)延伸的沟道结构(165)。所述晶体管串(102)包括分别沿沟道结构(165)的第一部分、第二部分和第三部分(165(1),165(2),165(3))布置的第一晶体管子串、第二晶体管子串和第三晶体管子串(102(1),102(2),102(3))。所述第一子串、所述第二子串和所述第三子串(102(1),102(2),102(3))当中的晶体管的栅极结构(153b‑153q)通过相应的第一绝缘层、第二绝缘层和第三绝缘层(124,224,324)隔开，并且所述第二绝缘层(224)具有比所述第三绝缘层(324)的蚀刻速率高的蚀刻速率。

背景技术

随着集成电路当中的器件的临界尺寸缩小到普通存储单元技术的极限，开发出了实现更大存储容量的技术。与平面晶体管结构相比，3D NAND存储器件的垂直结构涉及更复杂的制造工艺。随着3D NAND存储器件向具有更多的存储单元层从而以更低的每比特成本实现更高密度的配置变迁，对结构及其制造方法的改进变得越来越面临挑战。

发明内容

根据本公开的各个方面，一种半导体器件包括在所述半导体器件的衬底之上沿垂直方向堆叠的晶体管串，所述半导体器件具有沿所述垂直方向延伸的沟道结构。所述晶体管串包括分别沿所述沟道结构的第一部分、第二部分和第三部分布置的第一晶体管子串、第二晶体管子串和第三晶体管子串。所述第一子串、所述第二子串和所述第三子串中的晶体管的栅极结构通过相应的第一绝缘层、第二绝缘层和第三绝缘层隔开，并且所述第二绝缘层具有比所述第三绝缘层的蚀刻速率高的蚀刻速率。

在实施例中，所述沟道结构的第二部分的底侧的临界尺寸(CD)与所述沟道结构的第一部分的顶侧的CD之间的不连续性小于阈值。所述沟道结构的第三部分的底侧的CD与所述沟道结构的第二部分的顶侧的CD之间的不连续性小于所述阈值。所述阈值可以处于0.05和0.15之间。

在实施例中，所述第二绝缘层的体积质量密度低于所述第三绝缘层的体积质量密度。在示例中，所述第二绝缘层是通过高密度等离子体化学气相沉积形成的氧化硅，并且所述第三绝缘层是基于四乙氧基硅烷(TEOS)形成的氧化硅。

在实施例中，所述第二绝缘层的材料成分不同于所述第三绝缘层的材料成分。

在示例中，所述第二子串中的晶体管的数量与所述第二子串中的晶体管的数量和所述第三子串内的晶体管的数量之和的比处于10％和30％之间。所述第一绝缘层和所述第三绝缘层可以具有基本等同的蚀刻速率。

根据本公开的各个方面，一种用于制造半导体器件的方法包括：在包括交替的第一绝缘层和第一栅极层的第一堆叠体的第一过孔中填充牺牲层，其中所述第一堆叠体位于所述半导体器件的衬底之上，所述第一过孔的初始顶部CD(CD2_init)大于初始底部CD(CD1_init)。所述方法包括在所述第一堆叠体之上沿垂直方向形成包括交替的第二绝缘层和第二栅极层的第二堆叠体以及在第二堆叠体之上沿所述垂直方向形成包括交替的第三绝缘层和第三栅极层的第三堆叠体。所述第二绝缘层以比所述第三绝缘层快的速率蚀刻，所述第二栅极层以比所述第三栅极层快的速率蚀刻。所述方法进一步包括在所述第一堆叠体、第二堆叠体和第三堆叠体中形成过孔，所述过孔包括位于相应的第一堆叠体、第二堆叠体和第三堆叠体中的第一过孔、第二过孔和第三过孔。