[发明专利]用于分离逻辑和存储器阵列的制造工艺

说明书

公开一种包含集成存储器模块的半导体装置。所述集成存储器模块可包含一对半导体管芯，所述一对半导体管芯一起操作为单个集成快闪存储器。在一个实例中，第一管芯可包含存储器单元阵列且第二管芯可包含例如CMOS集成电路的逻辑电路。在一个实例中，所述第二管芯可倒装芯片接合到所述第一管芯。所述第一管芯和所述第二管芯上的倒装芯片接合焊盘可做得较小，具有较小间距，以允许第一半导体管芯与第二半导体管芯之间的大量电互连件。

背景技术

便携式消费型电子装置需求的强劲增长正推动对大容量存储装置的需求。例如快闪存储器存储卡的非易失性半导体存储器装置广泛用于满足对数字信息存储和交换的不断增长的需求。其便携性、变通性以及坚固设计，连同其高可靠性和大容量已使这种存储器装置成为用于广泛多种电子装置(包含例如数码相机、数字音乐播放器、视频游戏控制台、PDA以及蜂窝式电话)的理想之选。

近年来，已提出使用具有形成为层的存储器单元串的3D堆叠存储器结构的超高密度存储器装置。有时将一个这种存储装置称为比特成本可扩展(BiCS)架构。除了分层存储器单元以外，3D存储器装置还包含用于控制对存储器单元的读取/写入的逻辑电路。通常使用互补金属氧化物半导体(CMOS)技术来制造的逻辑电路可通常形成于半导体晶片内的堆叠存储器层之下。

随着3D存储器结构中的存储器层的数目增加以满足不断增长的存储器需求，将逻辑电路定位在3D存储器单元结构之下变得更为困难。另外，针对存储器阵列形成优化的工艺参数可能并没有针对逻辑电路形成优化。举例来说，已知用热对3D存储器单元结构进行退火。虽然对存储器单元结构有利，但热会不利地影响逻辑电路的操作。

附图说明

图1是根据本发明技术的实施例的用于形成半导体装置的流程图。

图2是根据本发明技术的实施例的第一半导体晶片和来自所述第一半导体晶片的第一半导体管芯的俯视图。

图3是根据本发明技术的实施例的第二半导体晶片和来自所述第二半导体晶片的第二半导体管芯的俯视图。

图4是根据本发明技术的实施例的第一半导体管芯的横截面边缘视图。

图5是根据本发明技术的实施例的第二半导体管芯的横截面边缘视图。

图6是根据本发明技术的实施例的包含接合到第二半导体管芯的第一半导体管芯的集成存储器模块的横截面边缘视图。

图7到图11是根据本发明技术的实施例的绘示第一和第二半导体管芯中的一个上的各种接合焊盘图案的透视图。

图12和图13是根据本发明技术的实施例的绘示集成存储器模块的边缘视图和透视图。

图14是根据本发明技术的实施例的经由控制器耦合到主机装置的集成存储器模块的功能性框图。

图15是根据本发明技术的实施例的包含数个堆叠集成存储器模块的半导体装置的实例。

图16是在第一半导体管芯和第二半导体管芯从其相应半导体晶片切割之后接合到所述第二半导体管芯的所述第一半导体管芯的边缘视图。

图17是接合到一个或多个第一半导体管芯的晶片的数个第二半导体管芯的边缘视图。

图18是接合到具有一个或多个第一半导体管芯的第一晶片上的具有一个或多个第二半导体管芯的第二晶片的边缘视图。

图19是设置外部连接器接合焊盘作为第二半导体管芯的部分的横截面边缘视图。

图20是接合到一个或多个第二半导体管芯的晶片的数个第一半导体管芯的边缘视图。

图21是接合到具有一个或多个第二半导体管芯的第二晶片上的具有一个或多个第一半导体管芯的第一晶片的边缘视图。

图22和图23是根据本发明技术的替代性实施例的包含集成存储器模块的半导体装置的横截面边缘视图。