[发明专利]用于改进锁频环的锁定时间的装置

说明书

提供了一种装置，该装置包括：锁频环(FLL)，该FLL包括振荡器，该振荡器包括多个延迟级，其中，对每个延迟级的输出进行计数以确定FLL的频率；以及一个或多个电路，一个或多个电路耦合到FLL以根据FLL的所确定的频率来调整到FLL的电源。

相关申请的交叉引用

本申请要求于2018年3月22日提交的、申请号为15/933,235的、并且题为“APPARATUS TO IMPROVE LOCK TIME OF A FREQUENCY LOCKED LOOP(用于改进锁频环的锁定时间的装置)”的美国专利申请的优先权，该美国专利申请通过引用以其全文合并于此，用于所有目的。

背景技术

数字锁相环(PLL)、延迟锁定环(DLL)和锁频环(FLL)当前依赖于粗略和精细频带的组合来实现感兴趣的频率和/或延迟范围和分辨率。基于目标频率的延迟范围和分辨率要求，存在范围从几百纳秒到几毫秒的校准成本。通常在给定温度下在锁相或锁频过程期间进行校准，并且可能需要以足够精细代码范围的形式或者以危险替代方案(例如，跳跃粗略频带，其将在PLL/DLL/FLL的输出处表现为不期望的抖动)的形式来考虑由于温度漂移而引起的任何频率变化。

附图说明

通过下面给出的具体实施方式和本公开的各种实施例的附图，将更全面地理解本公开的实施例，然而，不应当将本公开限制于特定实施例，而是仅用于解释和理解。

图1示出了根据本公开的一些实施例的用于改进锁频环(FLL)的锁定时间的装置的高级架构。

图2示出了根据本公开的一些实施例的用于改进FLL的锁定时间的装置。

图3A示出了根据本公开的一些实施例的具有数模转换器(DAC)的装置，所述数模转换器用于调整对FLL的振荡器的供电以改进FLL的锁定时间。

图3B示出了根据本公开的一些实施例的具有有限状态机的装置，所述有限状态机用于调整对FLL的振荡器的供电以改进FLL的锁定时间。

图4示出了根据本公开的一些实施例的包括基于电流镜的DAC的装置，所述基于电流镜的DAC用于控制对FLL的振荡器的供电以改进FLL的锁定时间。

图5示出了根据本公开的一些实施例的具有可调谐性的振荡器的延迟级。

图6示出了根据本公开的一些实施例的使用时序图的FLL锁定方案的高级微架构。

图7A示出了显示现有全数字锁相环中的分带(banding)的曲线图。

图7B示出了显示使用各种实施例的装置的无分带(no banding)的曲线图。

图8示出了根据一些实施例的用于在改进对FLL的锁定时间时实现基本上为零或零的平均频率误差的装置。

图9示出了根据本公开的一些实施例的具有用于改进FLL的锁定时间的装置的智能设备或计算机系统或SoC(片上系统)。

具体实施方式