[发明专利]在外延层中形成的集成沟槽电容器

说明书

一种沟槽电容器(150)包括在半导体衬底(102)上的至少一个外延半导体表面层(104a、104b)，该至少一个外延半导体表面层(104a、104b)具有的掺杂水平小于半导体衬底(102)的掺杂水平。穿过外延半导体表面层(104a、104b)的厚度的至少一半形成沟槽。外延半导体表面层(104a、104b)比沟槽的深度厚。至少一个电容器电介质层(110)衬于沟槽的表面。电介质层(110)上的至少一个沟槽填充层(112)填充沟槽。

技术领域

本公开涉及集成沟槽电容器和包括包含集成沟槽电容器的封装的器件的半导体器件。

背景技术

已知集成沟槽电容器用于高密度电容器设计。集成沟槽电容器的形成通常涉及在高掺杂的硅衬底中形成深沟槽型结构，用至少一个电介质层(通常为氧化硅)衬于沟槽的侧壁和底部，然后对沟槽进行多晶硅填充，该多晶硅被原位掺杂或在沉积之后被掺杂，并且然后对多晶硅层进行图案化。

在包括IC的电路上形成的电容器和电感器不是理想的组件，因为它们不是仅仅具有电容或仅仅具有电感。然而，可以以良好的近似程度将它们视为理想的电容器或理想的电感器与定义为等效串联电阻(ESR)的电阻串联。

发明内容

所描述的方面包括集成沟槽电容器，其可以与其他电路一起位于集成电路(IC)上，或者可以是独立的(分立)沟槽电容器，该集成沟槽电容器包括在半导体衬底上的至少一个外延半导体表面(ESS)层，该至少一个ESS层具有的掺杂水平小于半导体衬底的掺杂水平。穿过ESS层的厚度的至少一半形成沟槽。ESS比沟槽的深度厚。至少一个电容器电介质层衬于沟槽的表面。至少一个沟槽填充层(诸如掺杂的多晶硅)在电容器电介质层上，该沟槽填充层填充沟槽。

附图说明

图1是根据示例方面的包括所描述的集成沟槽电容器的示例IC的横截面图。

图2A至图2I是示出根据示例方面的用于形成集成沟槽电容器的示例方法的处理进度的横截面图。

图3A示出了包括同步降压转换器的示例封装的器件，该同步降压转换器包括在封装中的所描述的沟槽电容器以及控制器IC和堆叠的垂直场效应晶体管(FET)，所有这些均示出在共同的管芯焊盘上。

图3B示出了作为横截面图示出的示例简化示例垂直金属氧化物半导体FET(MOSFET)，其可以用于所描述的封装的器件中的垂直FET。

具体实施方式

附图不一定按比例绘制。在附图中，相似的附图标记表示相似或等同的元件。动作或事件的图示顺序不是限制性的，因为某些动作或事件可以以不同的顺序和/或与其他动作或事件同时发生。此外，一些示出的动作或事件对于实现根据本说明书的方法可以是可选的。

如本文所用，在没有进一步限定的情况下，术语“耦合到”或“与……耦合”(等等)描述了间接或直接电连接。因此，如果第一器件“耦合”到第二器件，则该连接可以通过路径中仅存在寄生的直接电连接，或者通过经由包括其他器件和连接的中间项的间接电连接。对于间接耦合，中间项通常不修改信号的信息，但是可以调整其电流电平、电压电平和/或功率电平。

在设计集成沟槽电容器时，在以下两者之间存在权衡：高质量电容器电介质层，通常是热生长的氧化硅；以及期望的低ESR。低ESR通常需要高衬底掺杂水平，诸如对于n掺杂的衬底，磷或砷的掺杂浓度至少约为8×10¹⁹/cm³(电阻率～1mohm·cm)。然而，本文认识到，由于高掺杂水平可能导致半导体晶体的晶格畸变，因此高掺杂的衬底可能降低电容器电介质层的质量。使用高掺杂的衬底的另一相关风险是在栅极氧化物生长步骤中从衬底的顶侧发射到栅极氧化炉的交叉污染，该栅极氧化物生长步骤通常用于形成沟槽电容器的电容器电介质层，其也可以用于形成MOS器件的栅极电介质。