[发明专利]时间交织模数转换器中的斩波开关时间偏斜校准

说明书

一种示例时间偏斜校准电路包括多个第一电路(702)，每个第一电路包括第一累加器(720)和第二累加器(722)。时间偏斜校准电路还包括多个第二电路(704)，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器(724)、以及耦合到第一累加器和第二累加器的输出的第一减法器(726)。时间偏斜校准电路还包括配置为组合第一加法器的输出和第一减法器的输出的判定电路(727)。

政府合同

根据国防高级研究计划局所授予的第HR0011-16-3-0004号协议，本发明在一定程度上得到了政府支持。政府拥有本发明的某些权利。

技术领域

本公开的示例一般涉及电子电路，具体地，涉及时间交织模数转换器(ADC)中的斩波开关时间偏斜校准。

背景技术

时间交织几乎普遍用于射频(RF)采样模数转换器(ADC)中。时间交织ADC实例化多个ADC通道，同时采样点在通道之间均匀铺开。其主要优势在于，总体ADC采样率比使用单个通道高N倍(其中N是通道的数目)。

时间交织的局限性在于，输出频谱在失配不可避免的情况下受到破坏。可以对偏移、增益和时序失配误差进行校准，以将它们降低到可接受水平。然而，ADC通道中的闪烁噪声会被上转换，并且在偏移杂散附近出现。该闪烁噪声无法被校准，并且在深度缩放的互补金属氧化物半导体(CMOS)设备中是个日益严重的问题。

斩波是一种对电路非理想性进行频率变换的技术，目的是将其对电路性能的影响降至最低。当应用于时间交织ADC时，斩波会在整个频率范围内分散偏移误差或闪烁噪声，从而防止ADC偏移频率附近的频谱的严重破坏。通过添加第二采样开关集合，这种斩波可以被添加到任何ADC架构中，该第二采样开关集合以与原始采样开关集合相反的极性对信号进行采样。通过使用一个开关集合或另一开关集合有选择地获取输入信号并且在适当时将输出信号反相，实现了斩波操作。当不需要斩波时，可以简单地禁用其他开关，并且不会以任何方式对性能产生不利影响。然而，该技术的一个缺点是新添加的开关容易受到采样时间失配的影响，这可能导致转换器本底噪声(noise floor)的严重降低。

发明内容

描述了用于在时间交织模数转换器(ADC)中斩波开关时间偏斜校准的技术。在一个示例中，一种时间偏斜校准电路包括：多个第一电路，每个第一电路包括第一累加器和第二累加器；多个第二电路，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器、耦合到第一累加器和第二累加器的输出的第二加法器、耦合到第一加法器的输出的第三加法器、耦合到第三加法器的输出的第一乘法器、耦合到第二加法器的输出的第二乘法器、耦合到第一乘法器和第二乘法器的输出的第三累加器、以及耦合到第一乘法器和第二乘法器的输出的第四累加器；以及平均电路，其耦合到第一累加器和第二累加器的输出以及第三加法器的输入。

在另一示例中，一种模数转换器(ADC)包括：多个通道，每个通道包括斩波电路；以及时间偏斜校准电路，其耦合到多个通道，包括多个第一电路，每个第一电路包括第一累加器和第二累加器；多个第二电路，每个第二电路包括耦合到第一累加器和第二累加器的输出的第一加法器、耦合到第一累加器和第二累加器的输出的第二加法器、耦合到第一加法器的输出的第三加法器、耦合到第三加法器的输出的第一乘法器、耦合到第二加法器的输出的第二乘法器、耦合到第一乘法器和第二乘法器的输出的第三累加器、以及耦合到第一乘法器和第二乘法器的输出的第四累加器；以及平均电路，其耦合到第一累加器和第二累加器的输出以及第三加法器的输入。

在另一示例中，一种用于时间交织模数转换器(ADC)的时间偏斜校准的方法包括：使应用于ADC的通道中的斩波电路的斩波序列与时间偏斜校准观察窗口同步；中途反转斩波序列的极性进入时间偏斜校准观测窗口；以及在ADC的通道的输出上执行双回路时间偏斜校准。

参考以下具体实施方式，可以理解这些和其他方面。

附图说明