[发明专利]使用深隔离的FinFET技术

说明书

本文中描述了FinFET晶体管(102)、(104)、PN结(150)及其形成方法(400)。在一个示例中，描述了一种FinFET晶体管(102、104)，该FinFET晶体管(102、104)包括金属栅极(208)所包裹的沟道区域(214)，该沟道区域(214)连接源极区域(210)和漏极区域(212)。第一氧化物隔离层(112)设置在鳍(202)的第一侧上，而第二氧化物隔离层(114)设置在鳍(202)的第二侧上，其中第二侧与第一侧相对。第二氧化物隔离层(114)的厚度(284)大于第一氧化物隔离层(112)的厚度(280)。

技术领域

本发明的实施例一般涉及FinFET晶体管、PN结及其形成方法。更具体地，本发明的实施例涉及具有深氧化物隔离层的FinFET晶体管和PN结。

背景技术

由于能够增强在更小纳米节点处的晶体管的源极区域和漏极区域之间流动的电流的控制，所以FinFET晶体管已经开始替换下一代电子设备中的传统平面晶体管。因为FinFET晶体管具有较低功率，，并且在能够提高设备性能的同时提供提高的晶体管密度，所以诸如存储器结构之类的设备也受益于FinFET晶体管的使用。

就像平面晶体管一样，使用FinFET晶体管的存储器结构仍然容易受到单事件闭锁(SEL)的影响。CMOS技术中的闭锁由寄生PN-PN SCR(可控硅整流器)结构的触发引起。SEL由源自沿着入射带电粒子的轨迹生成的电荷的瞬态电流引起。中子是陆地应用中SEL的主要原因。用于平面晶体管的传统SEL缓解技术旨在解耦或削弱寄生SCR结构的元件。这种技术通常与对于给定应用可以容忍的面积损失相关联。直到最近，CMOS和底层SEL设备的物理特性两者已在平面晶体管中一起缩放，从而对于给定设计流程，实现可预测SEL结果。然而，因为已经发现与FinFET晶体管中的SEL事件相关联的故障率通常高于平面晶体管的故障率，所以这随着最近引入FinFET技术而发生改变。

因此，需要一种改进的FinFET晶体管。

发明内容

本文中描述了FinFET晶体管、PN结及其形成方法。在一个示例中，描述了一种FinFET晶体管，该FinFET晶体管包括鳍，该鳍具有金属栅极所包裹的沟道区域，该沟道区域连接鳍的源极区域和漏极区域。第一氧化物隔离层设置在鳍的第一侧上，而第二氧化物隔离层设置在鳍的第二侧上，其中第二侧与第一侧相对。第二氧化物隔离层的厚度大于第一氧化物隔离层的厚度。

在另一示例中，描述了一种PN结。该PN结包括第一P型FinFET晶体管、第一N型FinFET晶体管、以及第一氧化物隔离层。第一N型FinFET晶体管与第一P型FinFET晶体管相邻设置。第一氧化物隔离层将第一N型FinFET晶体管与相邻的第一P型FinFET晶体管横向分离。第一氧化物隔离层的厚度至少为150nm。

在又一示例中，描述了一种PN结，该PN结包括第一P型FinFET晶体管、第一N型FinFET晶体管、以及第一氧化物隔离层。第一N型FinFET晶体管与第一P型FinFET晶体管相邻设置。第一氧化物隔离层将第一N型FinFET晶体管与相邻的第一P型FinFET晶体管横向分离。-N结的β_ηρη·β_PηP乘积增益小于1。

在再一示例中，描述了一种用于形成PN结的方法，该方法包括：蚀刻半导体衬底以形成多个高纵横比鳍，该多个高纵横比鳍包括由第一高纵横比沟槽隔开的第一高纵横比鳍和第二高纵横比鳍；使用氧化物材料填充第一高纵横比沟槽；除去填充第一高纵横比沟槽的氧化物材料的一部分；以及停止除去填充第一高纵横比沟槽的氧化物材料以形成厚度至少为150nm的氧化物隔离层。

附图说明

为了可以详细地理解本发明的上述特征的方式，可以通过参考实施例来对上文所简要总结的本发明进行更详细的描述，其中一些实施例在附图中图示。然而，应当指出，附图仅图示了本发明的典型实施例，因此不应视为对本发明范围的限制，因为本发明可以允许其他等效实施例。