[发明专利]具有用于相位检测和相位插值的加权输出段的动态加权异或门

说明书

所描述的方法和系统：由包括多个逻辑分支的动态加权XOR门接收参考时钟信号以及本地振荡器信号相位；生成相位误差信号的多个加权段，该多个加权段包括正加权段和负加权段，所述相位误差信号的每一个加权段具有由所述多个逻辑分支当中的相应的逻辑分支所施加的相应的权重；通过将所述相位误差信号的各加权段加总来生成总控制信号；以及将所述总控制信号作为电流模式输出结果输出，以对生成所述本地振荡器信号的相位的本地振荡器进行控制，其中，所述本地振荡器用于响应于所述总控制信号在所述本地振荡器信号中引发相位偏移。

相关申请的交叉引用

本申请要求申请号为15/881,509，申请日为2018年1月26日，发明人为ArminTajalli，名称为“具有用于相位检测和相位插值的加权输出段的动态加权异或门”的美国临时申请的权益，并通过引用将其整体并入本文，以供所有目的之用。

参考文献

以下在先申请通过引用整体并入本文，以供所有目的之用：

申请号为15/494，439，申请日为2017年4月21日，发明人为Armin Tajalli，名称为“高性能锁相环”的美国专利申请，下称《Tajalli I》；

申请号为15/602，080，申请日为2017年5月22日，发明人为Armin Tajalli，名称为“用于锁相环的数据驱动型相位检测元件”的美国专利申请，下称《TajalliII》。

技术领域

本发明实施方式总体涉及通信系统电路，尤其涉及利用锁相环从芯片间通信所用高速多线路接口中获得稳定且相位正确的接收器时钟信号。

背景技术

在现代数字系统中，数字信息必须得到高效可靠的处理。在这一背景下，数字信息应理解为含于离散值(即非连续值)内的信息。数字信息不但可由比特和比特集合表示，而且还可由有限集合内的数字表示。

为了提高总带宽，大多数芯片间或装置间通信系统采用多条线路进行通信。这些线路当中的每一条或每一对均可称为信道或链路，而且多个信道组成电子器件之间的通信总线。在物理电路层级上，芯片间通信系统内的总线通常由芯片与主板之间的封装电导体、印刷电路板(PCB)上的封装电导体、或PCB间线缆和连接器内的封装电导体构成。此外，在高频应用中，还可采用微带或带状PCB线路。

常用总线线路信号传输方法包括单端信令法和差分信令法。在需要高速通信的应用中，这些方法还可以在功耗和引脚利用率方面(尤其高速通信中的这些方面)进一步优化。最近提出的向量信令法可在芯片间通信系统的功耗、引脚利用率及噪声稳健性方面实现更加优化的权衡取舍。此类向量信令系统将发送器的数字信息转换为向量码字形式这一不同表示空间，并且根据传输信道的特性和通信系统的设计约束选择不同的向量码字，以在功耗、引脚利用率及速度之间做出更优的权衡取舍。这一过程在本申请中称为“编码”。编码后的码字以一组信号的形式从发射器发送至一个或多个接收器。接收器将所接收的与码字对应的信号反转为最初的数字信息表示空间。这一过程在本申请中称为“解码”。

无论采取何种编码方法，均须对接收装置所接收的信号进行间隔采样(或者以其他方式记录其信号值)，而且无论传输信道的延迟、干扰及噪声条件如何，该采样间隔均须使得采样值能够以最佳方式表示最初的发送值。这一时钟和数据恢复(CDR)操作不但要能够确定合适的采样时间，而且还要能够持续不断地确定合适的采样时间，从而才能对不断变化的信号传播条件进行动态补偿。许多已知的CDR系统通过锁相环(PLL)或延迟锁定环(DLL)合成具有适于实现精确接收数据采样的频率和相位的本地接收时钟。

发明内容