[发明专利]表面处理铜箔、覆铜积层板及印刷配线板

说明书

本发明是一种表面处理铜箔1，其具有：铜箔2及形成于铜箔2的一面的第一表面处理层3。该表面处理铜箔1的第一表面处理层3于XPS的纵深分析中，以溅镀速率2.5nm/分钟(SiO₂换算)进行1分钟溅镀时，相对于C、N、O、Zn、Cr、Ni、Co、Si及Cu的元素的合计量的Ni浓度为0.1～15.0atm％。另外，覆铜积层板10具备表面处理铜箔1及附着于表面处理铜箔1的第一表面处理层3的绝缘基材11。

技术领域

本发明涉及一种表面处理铜箔、覆铜积层板及印刷配线板。

背景技术

近年来，随着电子机器的小型化、高性能化等需求的增多，对搭载于电子机器的印刷配线板要求电路图案(也称为“导体图案”)的微间距化(微细化)。

作为印刷配线板的制造方法，已知有减成法、半加成法等各种方法。其中，于减成法中，在使绝缘基材附着于铜箔而形成覆铜积层板后，于铜箔表面涂布抗蚀剂并进行曝光而形成特定的抗蚀剂图案，利用蚀刻去除未形成抗蚀剂图案的部分(无用部)，由此形成电路图案。

针对上述微间距化的要求，例如专利文献1中记载有于对铜箔的表面进行利用铜-钴-镍合金镀覆的粗化处理后，形成钴-镍合金镀层，进而形成锌-镍合金镀层，由此可获得能够实现电路图案的微间距化的表面处理铜箔。

背景技术文献

专利文献

专利文献1：日本专利第2849059号公报。

发明内容

[发明所欲解决的课题]

然而，现有的表面处理铜箔由于表面处理层(镀层)的蚀刻速度慢于铜箔的蚀刻速度，故而被蚀刻为自铜箔表面(顶部)朝向绝缘基材(底部)侧逐渐扩展，电路图案的蚀刻因数降低。而且，若电路图案的蚀刻因数较低，则必须扩大邻接的电路间的间隙，因此变得难以实现电路图案的微间距化。如此，现有的表面处理铜箔存在电路形成性不充分的问题。

本发明的实施方案是为了解决如上所述的问题而完成的，其目的在于：提供一种电路形成性优异的表面处理铜箔及覆铜积层板。

另外，本发明的实施方案的目的在于：提供一种具有经微间距化的电路图案的印刷配线板。

[解决课题的技术手段]

本发明人等为了解决上述问题而进行潜心研究，结果发现，通过在形成于铜箔的一面的表面处理层中，将由XPS的纵深分析所获得的Ni浓度控制为特定的范围，可提高电路形成性，从而达成本发明的实施方案。

也就是说，本发明的实施方案涉及一种表面处理铜箔，其具有：铜箔、及形成于上述铜箔的一面的第一表面处理层，且上述第一表面处理层于XPS的纵深分析中，以溅镀速率2.5nm/分钟(SiO₂换算)进行1分钟溅镀时，相对于C、N、O、Zn、Cr、Ni、Co、Si及Cu的元素的合计量的Ni浓度为0.1～15.0atm％。

另外，本发明的实施方案涉及一种覆铜积层板，其具备：上述表面处理铜箔、及附着于上述表面处理铜箔的第一表面处理层的绝缘基材。

进而，本发明的实施方案涉及一种印刷配线板，其具备对上述覆铜积层板的上述表面处理铜箔进行蚀刻而形成的电路图案。

[发明的效果]

根据本发明的实施方案，可提供一种电路形成性优异的表面处理铜箔及覆铜积层板。

另外，根据本发明的实施方案，可提供一种具有经微间距化的电路图案的印刷配线板。

附图说明

图1是使用本发明的实施方案的表面处理铜箔的覆铜积层板的截面图。

图2是用以说明蚀刻残渣的电路图案的SEM图像。