[发明专利]集成电路装置及制造该集成电路装置的方法

说明书

集成电路装置(100)包括具有至少为100Ω.cm的电阻率的半导体衬底(101)。电绝缘层(102)与所述半导体衬底(101)接触。所述电绝缘层(102)易于在所述半导体衬底(101)中诱导与所述电绝缘层(102)相接的寄生表面传导层。电路(103)位于所述电绝缘层之上。所述电路(103)包括能够在所述半导体衬底中诱导电场的部分(105)。所述集成电路装置(100)包括耗尽诱导结(108、109)，所述耗尽诱导结(108、109)的至少一部分包含在所述半导体衬底(101)中。所述耗尽诱导结(108、109)能够在所述半导体衬底(101)中自主地诱导耗尽区，所述耗尽区与所述电绝缘层(102)的位于所述电路(103)的两个部分(104、105)之间的部分相接。

技术领域

本发明的一个方面涉及一种集成电路装置，该集成电路装置包括半导体衬底和与该半导体衬底接触的电绝缘层。该集成电路装置可以包括适于以相对较高的频率(例如，高于100MHz的频率)操作的电路。本发明的另一方面涉及一种制造集成电路装置的方法。

背景技术

由Lederer等人发表在ECS Trans.2008,第16卷、第8期、第165-174页的、题目为“Fabrication and Characterization of High Resistivity SOI Wafers for RFApplications”的文章提供了与氧化的高电阻率硅晶圆(例如绝缘体上的高电阻率硅)中的寄生表面传导相关联的问题的概述。在这种晶圆中，寄生表面传导与衬底表面处存在自由载流子有关。当用诸如多晶硅的材料的陷阱富集(trap-rich)层钝化该衬底表面时，这些问题中的大多数得到了抑制。

在绝缘体晶圆上制造衬底钝化的高电阻率硅的技术包括在525℃下通过低压化学气相沉积(LPCVD)在高电阻率硅衬底上沉积300nm的硅层。在这样的低温下，硅以其非晶态形式沉积，因此在热力学上是不稳定的。然后，通过在950℃下进行15s的快速热退火，可以使顶部硅层重结晶为多晶硅。然后，通过使用常规的键合操作和所谓的智能剥离(Smart-Cut)工艺，获得在绝缘体衬底上的钝化的高电阻率硅，除了在以下这种情况下，即，在氧化的施主(donor)晶圆与钝化的高电阻率衬底之间进行键合。

专利公开US20150228714A1描述了具有绝缘体上硅衬底的射频集成电路，该绝缘体上硅衬底包括设置在硅衬底上方的隐埋氧化物层。该绝缘体上硅衬底具有设置在该隐埋氧化物层上方的硅层。该集成电路包括设置在硅层上的晶体管，以及在绝缘体上硅衬底中围绕该硅层上的该晶体管的保护环。硅衬底上与晶体管周围区域相对应的耗尽(depletion)区是通过向该保护环施加电压来定义的。利用这种配置，绝缘体上硅衬底上的射频传输线的隔离也是可能的。

发明内容

需要一种抵消(counter)寄生表面传导的解决方案，该解决方案更好地满足以下标准中的至少一者：中等成本，易于集成电路制造以及与不同集成电路制造技术的兼容性。

根据方案1所限定的本发明的一个方面，提供了一种集成电路装置，其包括：

半导体衬底，具有至少为100Ω.cm的电阻率；

电绝缘层，与该半导体衬底接触，该电绝缘层易于在该半导体衬底中诱导(induce)与该电绝缘层相接的寄生表面传导层；以及

电路，位于该电绝缘层上，

其中，该集成电路装置包括耗尽诱导结，该耗尽诱导结的至少一部分包含在该半导体衬底中，该耗尽诱导结适于在该半导体衬底中自主地诱导耗尽区，该耗尽区与该电绝缘层的位于该电路的两个部分之间的部分相接。

与前述文章中描述的、包括在绝缘体上制造衬底钝化的高电阻率硅的技术相比，可以以更低的成本实现如上文所定义的耗尽诱导结。与前述专利公开中描述的、要求保护环的特定设计和保护环的制造的技术相比，可以以更低的成本实现如上文所定义的耗尽诱导结。因此，如上文所定义的集成电路装置还允许在设计和制造方面更大的通用性。