[发明专利]可编程数字Σ-Δ调制器

权利要求书

1.一种∑-Δ调制器SDM电路，其特征在于，所述SDM电路包括：

向下取整电路；

减法器，所述减法器具有被耦接到所述向下取整电路的输入的第一输入和被耦接到所述向下取整电路的输出的第二输入；

具有可编程次序的多级噪声整形MASH转换器，所述MASH转换器包括被耦接到所述减法器的输出的输入；

可编程延迟电路，所述可编程延迟电路具有被耦接到所述向下取整电路的输出的输入；和

加法器，所述加法器具有被耦接到所述MASH转换器的输出的第一输入和被耦接到所述可编程延迟电路的输出的第二输入。

2.根据权利要求1所述的SDM电路，其特征在于，所述SDM电路还包括：

控制电路，所述控制电路被耦接到所述MASH转换器和所述可编程延迟，所述控制电路被配置为控制所述MASH转换器的可编程次序和所述可编程延迟电路的可编程延迟。

3.根据权利要求2所述的SDM电路，其特征在于，所述控制电路被配置为基于所述MASH转换器的可编程次序的设置来设置所述可编程延迟以匹配所述MASH转换器的传递函数。

4.根据权利要求2所述的SDM电路，其特征在于，所述MASH转换器包括多个级联级，其中输入级被耦接以接收所述减法器的输入，并且其中所述多个级联级中的每一级均包括被耦接到所述控制电路的使能输入，并且其中所述控制电路被配置为通过使能所述多个级联级中的选定数目的级来控制所述MASH转换器的可编程次序。

5.根据权利要求4所述的SDM电路，其特征在于，所述MASH转换器的输出被配置为提供从所述多个级联级的所选定数目的级的输出中导出的值。

6.根据权利要求1所述的SDM电路，其特征在于，所述向下取整电路的输入被配置为接收表示具有整数部分和分数部分的值的数字信号，并且其中所述向下取整电路被配置为输出所述值的整数部分。

7.根据权利要求6所述的SDM电路，其特征在于，所述减法器被配置为从所述向下取整电路的输出中减去所述向下取整电路的输入，以将所述值的分数部分提供给所述MASH转换器。

8.一种锁相环PLL电路，其特征在于，所述PLL电路包括：

误差检测器，所述误差检测器具有接收参考频率的第一输入和接收具有反馈频率的反馈信号的第二输入；

振荡器，所述振荡器具有被耦接到所述误差检测器的输出的输入和提供具有输出频率的输出信号的输出，所述输出频率是频率倍数乘以所述参考频率；

分频器，所述分频器具有被耦接到所述振荡器的输出的输入和根据分频器控制信号提供所述反馈信号的输出；

∑-Δ调制器SDM，所述SDM具有接收具有整数部分和分数部分的值的输入和提供所述分频器控制信号的输出，所述SDM包括：

向下取整电路，所述向下取整电路具有被耦接到所述SDM的输入的输入；

减法器，所述减法器具有被耦接到所述向下取整电路的输入的第一输入和被耦接到所述向下取整电路的输出的第二输入；

多级噪声整形MASH转换器，所述MASH转换器具有可编程次序，所述MASH转换器包括被耦接到所述减法器的输出的输入；

可编程延迟电路，所述可编程延迟电路具有被耦接到所述向下取整电路的输出的输入；和

加法器，所述加法器具有被耦接到所述MASH转换器的输出的第一输入、被耦接到所述可编程延迟电路的输出的第二输入、以及被耦接到所述SDM的输出的输出。

9.根据权利要求8所述的PLL电路，其特征在于，所述SDM还包括：

控制电路，所述控制电路被耦接到所述MASH转换器和所述可编程延迟，所述控制电路被配置为控制所述MASH转换器的可编程次序和所述可编程延迟电路的可编程延迟。