[发明专利]可编程数字Σ-Δ调制器

说明书

一种示例性∑‑Δ调制器(SDM)电路包括向下取整电路(306)、具有被耦接到向下取整电路的输入的第一输入和被耦接到向下取整电路的输出的第二输入的减法器(308)、以及具有可编程次序的多级噪声整形(MASH)转换器(302)。MASH转换器包括被耦接到减法器的输出的输入。SDM还包括：具有被耦接到向下取整电路的输出的输入的可编程延迟电路(304)；以及具有被耦接到MASH转换器的输出的第一输入和被耦接到可编程延迟电路的输出的第二输入的加法器(310)。

技术领域

本公开的示例一般涉及电子电路，并具体地涉及可编程数字∑-Δ调制器。

背景技术

由于频率规划的灵活性，N分数(fractional-N)分频锁相环(phase-locked loop,PLL) 电路用于许多时钟应用中。数字∑-Δ调制器(SDM)是N分数分频PLL的主要组成部分之一。SDM电路通过抖动PLL反馈分频器的分频值，而为PLL提供具有分数乘法因子的灵活性，并具有噪声整形的好处。SDM的噪声整形能力有助于限制N分数分频PLL中的分数操作的晃动贡献。但是，实际的SDM架构的稳定输入范围很有限。例如，SDM中常用的多级噪声整形(MASH)架构的输入范围为零到一。这种小的输入范围限制了N分数分频PLL在诸如跟踪率(PPM)和扩频时钟(SSC)那样的应用中的使用。SDM的有限输入范围阻止其输出分数字动态跨越整数边界，而不会在PLL中引起大晃动。因此，期望提供一种具有较宽输入范围的SDM电路。

发明内容

描述了用于提供可编程数字∑-Δ调制器(SDM)的技术。在一个示例中，∑-Δ调制器 (SDM)电路包括：向下取整电路；减法器，其第一输入耦接到所述向下取整电路的输入，而第二输入耦接到所述向下取整电路的输出；具有可编程次序的多级噪声整形(MASH) 转换器，该MASH转换器包括耦接到减法器的输出的输入；可编程延迟电路，其输入耦接至向下取整电路的输出；和加法器，其第一输入耦接到MASH转换器的输出，其第二输入耦接到可编程延迟电路的输出。

在另一示例中，锁相环(PLL)电路包括：误差检测器，其具有接收参考频率的第一输入和接收具有反馈频率的反馈信号的第二输入；振荡器，其具有耦接到误差检测器的输出的输入，并具有输出以提供具有输出频率的输出信号，该输出频率是频率倍数乘以参考频率；分频器，其输入耦接到振荡器的输出，并具有根据分频器控制信号提供反馈信号的输出；以及∑-Δ调制器(SDM)，其接收具有整数部分和分数部分的值的输入和提供所述分频器控制信号的输出。该SDM包括：向下取整电路，其具有被耦接到SDM的输入的输入；减法器，其第一输入耦接到所述向下取整电路的输入，而第二输入耦接到所述向下取整电路的输出；具有可编程次序的多级噪声整形(MASH)转换器，该MASH转换器包括耦接到减法器的输出的输入；可编程延迟电路，其输入耦接至向下取整电路的输出；加法器，其第一输入耦接到MASH转换器的输出，其第二输入耦接到可编程延迟电路的输出，并且其输出耦接到SDM的输出。

在另一示例中，一种操作∑-Δ调制器(SDM)电路的方法包括：接收具有整数部分和分数部分的输入信号；在向下取整电路处，处理输入值以产生具有整数部分的向下取整信号；在减法器中，从输入信号中减去向下取整信号，以产生具有分数部分的分数信号；将分数信号耦接到具有可编程次序的多级噪声整形(MASH)转换器；在延迟电路处，使用可编程延迟器延迟向下取整信号以产生延迟的向下取整信号；将所述MASH转换器的输出信号与所述延迟的向下取整信号相加。

参考以下具体实施方式，可以理解这些方面以及其他方面。

附图简述

为了可以详细地理解上述特征的方式，可以通过参考示例实施方式来获得上面发明内容的更具体的描述，其中一些示例在附图中示出。然而，应注意，附图仅示出了典型的示例性实施方式，因此不应被认为是对其范围的限制。

图1是描绘根据一个示例的示例性集成电路(IC)系统的框图。