[发明专利]低功率触发器电路

说明书

本文描述了用于触发器电路的方面。作为示例，这些方面可以包括第一传输门、第一锁存器、第二传输门和第二锁存器。第一锁存器可以包括第一反相器和第一逻辑门。第一逻辑门可以进一步包括第二反相器和至少一个压降部件。该压降部件可以是N沟道晶体管或P沟道晶体管。类似地，第二锁存器可以包括第三反相器和第二逻辑门。第二逻辑门可以进一步包括第四反相器和至少一个压降部件。

背景技术

触发器可以指存储“高”值(功率高或逻辑为一)或“低”值(功率低或逻辑为零)的顺序电路。触发器可以存储取决于一个或多个输入信号的值的下一个值。通常，触发器可以包括数据、时钟、置位和/或复位输入信号。

数据(通常用“D”表示)输入信号典型地在接收到给定时钟沿时被记时到触发器中并出现在相反时钟沿上、在触发器输出处。置位(通常用“S”表示)和复位(通常用“R”表示)输入信号一般不被记时，这意味着当置位和复位信号变为活跃时(例如，走高)，存储的值立即改变，而不等待时钟沿的到来。活跃置位信号强制将存储的值(通常用“Q”表示)设为高，而不管先前存储的值。活跃复位信号强制将存储的值设为低，而不管先前存储的值。在置位/复位触发器(即具有置位和复位输入信号二者的触发器)中，置位和复位信号典型地受到限制，使得在任意给定时间处其中的至多一个可以是活跃的。由于触发器是现代数字设计的基本组成部分，因此始终需要将其功耗和面积最小化。提出一种新的触发器设计，该新的触发器设计与传统设计相比将减少其功耗和面积。

发明内容

下面呈现了一个或多个方面的简化概述，以提供对这些方面的基本理解。该概述不是对所有设想的方面的广泛概览，且既不旨在识别所有方面的关键或重要的元素，也不旨在描绘任意或所有方面的范围。其唯一的目的是以简化的形式呈现一个或多个方面的一些概念，以作为之后呈现的更加详尽的描述的序言。

本公开呈现了触发器电路的示例。示例触发器电路可以包括触发器数据输入端子和触发器输出端子；提供第一时钟信号的第一时钟端子和提供第二时钟信号的第二时钟端子，其中，第二时钟信号是第一时钟信号的反相；第一传输门，耦合在触发器数据输入端子和第一节点之间，其中，第一传输门包括第一P沟道门极端子和第一N沟道门极端子，并且第一P沟道门极端子和第一N沟道门极端子分别连接至第一时钟端子和第二时钟端子；第一锁存器，耦合在第一节点和第二节点之间，其中，第一锁存器包括第一逻辑门和第二逻辑门，第一逻辑门具有耦合至第一节点的第一输入端子和耦合至第二节点的第一输出端子，第二逻辑门具有耦合至第二节点的第二输入端子和耦合至第一节点的第二输出端子，并且其中第二逻辑门包括至少一个第一压降部件和第一反相器；第二传输门，耦合在第二节点和第三节点之间，其中，第二传输门包括第二P沟道门极端子和第二N沟道端子，并且第二P沟道门极端子和第二N沟道端子分别连接至第一时钟端子和第二时钟端子；第二锁存器，耦合在第三节点和触发器输出端子之间，其中，第二锁存器包括第三逻辑门和第四逻辑门，第三逻辑门具有耦合至第三节点的第三输入端子和耦合至触发器输出端子的第三输出端子，第四逻辑门具有耦合至触发器输出端子的第四输入端子和耦合至第三节点的第四输出端子，并且其中第四逻辑门包括至少一个第二压降部件和第二反相器。

为了实现前述和相关目的，一个或多个方面包括了在权利要求中充分描述并特别指出之后的本文中的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征只指示了各个方面的原理可以被运用的、各个方面中的几种，且该描述旨在包括所有这些方面及其等同物。

附图说明

下文将结合附图描述已公开的方面，这些附图提供为只是示出而不是限制已公开的方面，其中，类似的符号表示类似的元件，并且：

图1是示出传统触发器电路的框图；

图2是示出图1的传统触发器电路在时域中的信号的时序图；

图3是示出另一种传统触发器电路的框图；

图4A和4B是示出图3的传统触发器电路在时域中的信号的时序图；