[发明专利]具有数字泄漏补偿的低功率和低抖动锁相环

说明书

描述了一种具有数字泄漏补偿的低功率和低抖动锁相环(PLL)或延迟锁相环(DLL)。补偿由一种装置提供，该装置包括：电路，用于生成具有数控的脉冲宽度的脉冲，其中，脉冲宽度与PLL或DLL的静态相位误差成比例；以及耦合到电路的电荷泵，其中，电荷泵用于接收脉冲并且用于根据脉冲宽度向节点提供电流或从节点吸收电流。

优先权声明

本申请要求享有于2018年12月14日提交的题为“LOW POWER AND LOW JITTERPHASE LOCKED LOOP WITH DIGITAL LEAKAGE COMPENSATION”的美国专利申请No.16/221,388的优先权，并且其全部内容通过引用的方式并入本文。

背景技术

与数字锁相环(PLL)相比，模拟PLL具有较低的功耗(例如，比数字PLL低大约四倍的功耗)、较低的抖动(例如，优于数字PLL 3到5倍)和较低的设计成本的优点，这是诸如服务器、客户机、片上系统(SOC)和可穿戴计算设备之类的低功率设备所期望的。随着在10nm工艺节点和更小工艺节点中持续向低功率、低抖动和低面积的PLL设计推进，来自各种源的泄漏可能在以下应用中成为问题：参考时钟频率低并且要求静态相位误差在所有工艺拐点和温度下都接近于零。这些漏电流对模拟PLL的一个影响是静态相位误差和参考杂散(reference spur)的增加。对于具有低参考时钟频率(例如，大倍增因子N)的PLL，其中漏电流累积较长时间(例如，在参考时钟周期的持续时间内)，压控振荡器(VCO)的控制电压Vctl可以取决于漏电流方向而漂移得更高或更低。

本文提供的背景技术描述是为了总体上呈现本公开内容的背景。除非本文另有指出，否则本部分中描述的材料不是本申请中权利要求的现有技术，并且不因为包含在本部分中而承认是现有技术。

附图说明

根据下面给出的具体实施方式并根据本公开内容的各种实施例的附图，将更充分地理解本公开内容的实施例，然而，这不应被认为是将本公开内容限制于特定实施例，而是仅用于解释和理解。

图1示出了锁相环(PLL)，其中电荷泵中的漏电流引起PLL的振荡器的控制电压的相位误差和漂移。

图2示出了图1的PLL的时序图，其中电荷泵中的漏电流引起PLL的振荡器的控制电压的相位误差和漂移。

图3示出了根据一些实施例的具有数字泄漏补偿的PLL。

图4示出了根据一些实施例的用于比例和积分电荷泵的数字泄漏补偿脉冲发生器的示意图。

图5示出了根据一些实施例的电荷泵和采样复位环路滤波器的简化示意图。

图6A-6B示出了根据一些实施例的时序图，其示出了由于来自电源节点的漏电流而导致的静态相位误差以及添加补偿脉冲以消除漏电流。

图7示出了根据一些实施例的静态相位误差监视器的简化示意图。

图8示出了根据一些实施例的通过数字模块补偿泄漏影响的方法的流程图。

图9示出了根据一些实施例的一组曲线图，其示出了在100MHz参考时钟下在3.2GHz处具有和不具有泄漏补偿时测量的静态相位误差、相位噪声、参考杂散。

图10示出了根据一些实施例的一组曲线图，其示出了在100MHz参考时钟下在1.6GHz处具有和不具有泄漏补偿时测量的静态相位误差、相位噪声、参考杂散。

图11示出了根据一些实施例的一组曲线图，其示出了在低振荡器频率、低电荷泵电流和低参考时钟频率下具有数字泄漏补偿时的静态相位误差减小。

图12示出了根据本公开内容的一些实施例的智能设备或计算机系统或SoC(片上系统)，其具有的PLL或DLL具有数字泄漏补偿电路。

具体实施方式