[发明专利]用于数字锁相环的相位连续参考时钟频移

权利要求书

1.一种用于数字锁相环(DPLL)的参考时钟频移电路，所述DPLL包括数控振荡器(DCO)和反馈回路，其中所述DPLL基于具有参考时钟频率f_REF的模拟参考信号来生成本地振荡器信号，所述电路包括：

乘法器电路，其被配置为生成具有所述参考时钟频率f_REF的所述模拟参考信号；

数字时钟电路，其被配置为生成具有所述参考时钟频率f_REF的数字参考时钟信号；

缩放电路，其被配置为控制所述反馈回路以生成具有所述参考时钟频率f_REF的反馈信号；以及

控制电路，其被配置为识别目标参考时钟频率Nf_REF并接收目标时间，并且作为响应：

在所述目标时间之后的第一非零间隔到期时，控制所述缩放电路以控制反馈回路，以生成具有所述目标参考时钟频率Nf_REF的后续反馈信号，其中N为正数；

在所述目标时间之后的第二非零间隔到期时，控制所述乘法器电路以生成具有所述目标参考时钟频率Nf_REF的后续模拟参考信号；以及

在所述目标时间之后的第三非零间隔到期时，控制所述数字时钟电路以生成具有所述目标参考时钟频率Nf_REF的后续数字参考时钟信号。

2.根据权利要求1所述的参考时钟频移电路，其中：

所述缩放电路被配置为缩放通道字，该通道字控制反馈回路中的分频器电路以除数d除以DCO的信号输出以产生反馈信号；以及

所述控制电路被配置为：控制缩放电路以使分频器电路在第一非零间隔到期时将由DCO输出的信号除以d/N的方式将通道字缩放。

3.根据权利要求2所述的参考时钟频移电路，其中所述缩放电路包括：

多路复用器；

连接到所述多路复用器的第一输入端的第一通道字路径；以及

连接到所述多路复用器的第二输入端的第二通道字路径，其中所述第二通道字路径包括分频器，所述分频器将输入通道字除以N以生成缩放的通道字，以及

其中所述控制电路被配置为在所述第一非零间隔到期时控制所述多路复用器以输出所述缩放的通道字。

4.根据权利要求1所述的参考时钟频移电路，其中：

所述乘法器电路被配置为接收具有振荡器频率的振荡器信号并基于所述振荡器信号生成所述模拟参考信号；以及

所述控制电路被配置为控制所述乘法器电路在所述第二非零间隔到期时将所述振荡器频率乘以N。

5.根据权利要求4所述的参考时钟频移电路，其中所述乘法器电路包括：

多路复用器；

连接到所述多路复用器的第一输入端的第一振荡器信号路径；以及

连接到所述多路复用器的第二输入端的第二振荡器信号路径，其中所述第二振荡器信号路径包括乘法电路，所述乘法电路将所述振荡器频率乘以N以生成相乘的振荡器信号，以及

其中所述控制电路被配置为：

在所述第二非零间隔到期时，启用所述乘法电路；以及

在所述第二非零间隔到期之后的预定间隔之后，控制所述多路复用器输出所述相乘的振荡器信号。

6.根据权利要求5所述的参考时钟频移电路，其中所述第一振荡器信号路径包括多个缓冲器，所述多个缓冲器被配置为：与由所述乘法电路引起的所述振荡器信号的延迟相比，以相同方式延迟所述振荡器信号。

7.根据权利要求1至6中任一项所述的参考时钟频移电路，其中：

所述数字时钟电路包括时钟门控电路，其被配置为接收主时钟信号，并通过传递所述主时钟信号的每第x个脉冲，来生成具有参考时钟频率f_REF的所述数字参考信号；以及

所述控制电路被配置为：控制所述时钟门控电路，通过在第三非零间隔到期时传递所述主时钟信号的每个x/N脉冲，来生成所述数字参考时钟信号。