[发明专利]用于数字锁相环的相位连续参考时钟频移

说明书

描述了用于DPLL的将参考时钟频率从f_REF相位连续移位到N_REF的系统、电路和方法，所述DPLL包括DCO和生成反馈信号的反馈回路电路。DPLL基于具有参考时钟频率f_REF的模拟参考信号和具有参考时钟频率f_REF的数字参考信号生成本地振荡器信号。在一个示例中，该方法包括接收目标时间，并且在目标时间之后的第一非零间隔到期时，生成具有目标参考时钟频率Nf_REF的后续反馈信号；在目标时间之后的第二非零间隔到期时，生成具有目标参考时钟频率Nf_REF的后续模拟参考信号；以及在目标时间之后的第三非零间隔到期时，生成具有目标参考时钟频率Nf_REF的后续数字参考时钟信号。

相关申请的参考

本申请要求于2018年8月31日提交的美国申请号16/118,708的优先权，该申请的全部内容通过引用并入本文。

背景技术

要求下一代集成RF收发器在下行链路中支持多达1024-QAM。为了满足此类高的调制阶数的严格误差矢量幅度(EVM)要求，生成本地振荡器(LO)信号的数字锁相环(DPLL)必须具有非常低的积分相位噪声，可以通过在高参考时钟频率下运行DPLL显著改善相位噪声。这降低了由量化非线性(DNL/INL)和模拟延迟抖动引起的时间-数字转换器(TDC)噪声。

附图说明

图1A至图1C示出了示例性收发器使用情况，其中动态改变参考时钟频率是有益的。

图2示出了根据所描述的各个方面的包括参考时钟切换电路的示例性LO信号生成系统。

图3示出了根据所描述的各个方面的包括参考时钟切换电路的另一示例性LO信号生成系统。

图4示出了根据所描述的各个方面的由参考时钟切换电路的控制电路生成的各种控制信号的定时图。

图5示出了根据所描述的各个方面的动态切换参考时钟频率的示例性方法的示例性流程图。

图6A至图6C示出了根据所描述的各个方面的示例性通信电路的示例。

具体实施方式

尽管在高参考时钟频率(F_REF)下运行DPLL可以显著降低相位噪声，但使用高F_REF以功耗增加为代价。此外，在许多收发器操作情形中，较高F_REF的益处并不能证明增加的功耗是合理的。不幸的是，在当前基于DPLL的LO生成系统中，F_REF仅可通过完整的掉电/上电周期切换到不同的频率。每个掉电/上电周期需要高达100-200微秒，这比数据符号长得多。因此，为了利用在某些操作条件下所期望的降低的相位噪声，选择当较高F_REF被证明合理时重新启动DPLL，这会显著影响性能，或者在较高F_REF下连续操作，这会显著增加功耗。

本文中描述的是在正常收发器操作期间切换F_REF同时保持LO相位连续性的LO信号网络、电路和方法。如在下面的描述中将变得清楚的，在正常操作期间F_REF的所公开的“动态”切换与通过执行DPLL掉电/上电周期来切换F_REF形成对比。当DPLL继续生成LO信号时，所公开的LO信号网络、电路和方法动态地切换F_REF。换句话说，F_REF的动态切换涉及当DPLL以第一F_REF操作时无缝发生的切换。F_REF的切换基于从收发器性能和/或操作条件得出的触发信号。触发信号指定了切换到新F_REF的目标时间，并且可选地指定新F_REF的频率。