[发明专利]基于占空比校正系统和低压差（LDO）调节器的延迟锁相环（DLL）

权利要求书

1.一种装置，包括：

多个组件；

第一电路，所述第一电路用于生成时钟信号并将所述时钟信号提供给所述多个组件；

第二电路，所述第二电路用于为所述多个组件中的两个或更多个组件中的每个组件估计在相应组件处接收到的所述时钟信号的相应占空比，使得所述第二电路用于估计与所述两个或更多个组件相对应的两个或更多个占空比；

第三电路，所述第三电路用于确定所述两个或更多个占空比的平均值；以及

第四电路，所述第四电路用于至少部分地基于所述平均值校正由所述第一电路生成的所述时钟信号的占空比。

2.根据权利要求1所述的装置，其中：

所述第四电路用于至少部分地基于所述两个或更多个占空比的所述平均值与目标占空比之间的差，校正由所述第一电路生成的所述时钟信号的占空比。

3.根据权利要求1所述的装置，还包括：

第五电路，所述第五电路用于至少部分地基于由所述第二电路为所述第一组件估计的第一占空比与目标占空比之间的差，校正由所述多个组件中的第一组件接收的所述时钟信号的所述第一占空比：以及

第六电路，所述第六电路用于至少部分地基于由所述第二电路为所述第二组件估计的第二占空比与所述目标占空比之间的差，校正由所述多个组件中的第二组件接收的所述时钟信号的所述第二占空比。

4.根据权利要求1所述的装置，其中，所述两个或更多个组件包括第一组件和第二组件，并且其中，所述第二电路包括：

第一采样器电路，所述第一采样器电路用于对第一对差分时钟信号进行采样以生成第一采样信号，其中所述第一采样器电路被包括在所述第一组件中，并且其中所述第一对差分时钟信号来自由所述第一组件接收的所述时钟信号；以及

第二采样器电路，所述第二采样器电路用于对第二对差分时钟信号进行采样以生成第二采样信号，其中所述第二采样器电路被包括在所述第二组件中，并且其中所述第二对差分时钟信号来自由所述第二组件接收的所述时钟信号。

5.根据权利要求4所述的装置，其中，所述第二电路还包括：

计数器，所述计数器用于在第一时间段接收所述第一采样信号，并在第二时间段接收所述第二采样信号，其中所述第二时间段与所述第一时间段在时间上是分开的；以及

逻辑，所述逻辑用于：

至少部分地基于所述计数器在所述第一时间段的输出，估计由所述第一组件接收的所述时钟信号的第一占空比，以及

至少部分地基于所述计数器在所述第二时间段的输出，估计由所述第二组件接收的所述时钟信号的第二占空比。

6.根据权利要求5所述的装置，其中，所述计数器和所述逻辑在所述多个组件的外部。

7.根据权利要求4所述的装置，其中，所述第一对差分时钟信号包括：第一时钟信号；以及第二时钟信号，所述第二时钟信号与所述第一时钟信号相位相差大致180度，并且其中，所述第一采样电路用于：

在异步时钟信号的第一N个脉冲的时间段内接收所述第一时钟信号，其中所述异步时钟信号相对于所述第一时钟信号和所述第二时钟信号是异步的；以及

在所述异步时钟信号的第二N个脉冲的时间段内接收所述第二时钟信号。

8.根据权利要求7所述的装置，其中，所述第二电路还包括：

异步时钟信号生成器，所述异步时钟信号生成器用于生成所述异步时钟信号，并将所述异步时钟信号发送到所述第一采样器电路和所述第二采样电路，其中所述异步时钟信号生成器在所述多个组件的外部。

9.根据权利要求1至8中任一项所述的装置，其中，所述多个组件中的各个组件包括存储器接口系统的发送器/接收器缓冲器(Tx/RX缓冲器)。