[发明专利]基于占空比校正系统和低压差（LDO）调节器的延迟锁相环（DLL）

说明书

提供了一种装置，其中该装置包括多个组件；第一电路，该第一电路用于生成时钟信号并将时钟信号提供给多个组件；第二电路，该第二电路用于为多个组件中的两个或更多个组件中的每个组件估计在相应组件处接收到的时钟信号的相应占空比，其中与两个或更多个组件相对应的两个或更多个占空比被确定；第三电路，该第三电路用于确定两个或更多个占空比的平均值；以及第四电路，该第四电路用于至少部分地基于平均值校正由第一电路生成的时钟信号的占空比。

要求的优先权

本申请要求于2018年9月27日提交的标题为“A DUTY CYCLE CORRECTION SYSTEMAND LOW DROPOUT(LDO)REGULATOR BASED DELAY-LOCKED LOOP(DLL)(基于占空比校正系统和低压差(LDO)调节器的延迟锁相环(DLL))”的美国专利申请No.16/144,949的优先权，其通过引用被整体合并于此。

背景技术

在计算设备中，不同的组件可以在同一时钟信号上操作。例如，并行存储器接口可以包括数十个、甚至数百个接收时钟信号的发送/接收(Tx/Rx)缓冲器。时钟信号的占空比中的误差可能导致计算设备的性能欠佳或有误。

在计算设备中，全数字延迟锁相环(all-digital delay-locked loop，ADDLL)由于其可移植性和可伸缩性而非常适合于先进技术。然而，与模拟延迟锁相环(DLL)相比，ADDLL可能会遭受抖动、不良面积、功率效率等的困扰。

附图说明

在附图中，通过举例而非限制的方式示出了本文所述的材料。为了图示的简单和清楚起见，附图中图示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其他元件被放大。此外，在认为合适的地方，参考标号在附图中被重复以指示相应或类似的元件。在图中：

图1示意性地示出了根据一些实施例的占空比检测(DCD)电路，该DCD电路用于使用异步时钟信号来估计输入时钟信号的占空比。

图2A示出了根据一些实施例的包括图1的DCD电路的多个分布式实现的系统。

图2B示出了根据一些实施例的图2A的系统的DCD电路的示例实现。

图3示出了根据一些实施例的图2A-2B的系统的一个或多个占空比校正电路。

图4示出了根据一些实施例的图2A、图2B和图3的系统以及专用的DCD电路。

图5示出了根据一些实施例的用于操作图2A-4的任意一者的系统的方法的流程图。

图6示出了根据一些实施例的采用电荷共享(CS)数模转换器(CS-DAC)的全数字延迟锁相环(ADDLL)电路。

图7示出了根据一些实施例的图6的ADDLL电路的相位生成器。

图8进一步详细地示出了根据一些实施例的图6的ADDLL电路的CS-DAC。

图9示出了根据一些实施例的计算机系统、计算设备或SoC(片上系统)，其中计算设备包括关于图1-5讨论的占空比检测和/或校正电路和/或包括图6-8讨论的ADDLL。

具体实施方式

在示例中，占空比检测(DCD)电路估计输入时钟的占空比。除其他组件之外，DCD电路还包括采样电路(例如，其可以是触发器)、一个或多个计数器、异步时钟生成器(例如，用于生成相对于输入时钟是异步的时钟)、有限状态机(FSM)等。

在一些实施例中，输入时钟由多个组件接收，并且可以用于确定由多个组件接收的输入时钟的占空比。例如，多个DCD电路可以分别确定由多个组件接收的输入时钟的多个占空比。