[发明专利]电路基板

说明书

电力电路(30)在一平面上设置有与多个FET(13)的端子连接的两个母排(111、112)，且具备夹于母排(111、112)彼此之间的绝缘区域(114)，其中，电力电路(30)具备将所述多个FET(13)中的一组(13A、13C)固定的第一导电片(111)、及将所述多个FET(13)中的另一组(13B、13D)固定的第二导电片(112)，所述多个FET(13)交替地固定于所述第一导电片(111)和所述第二导电片(112)。

技术领域

本发明涉及电路基板。

本申请主张基于在2018年7月18日提出申请的日本申请第2018-135249号的优先权，并援引所述日本申请记载的全部的记载内容。

背景技术

以往，通常已知如下电路基板：对于形成有构成使比较小的电流导通的电路的导电图案的基板，设有构成用于使比较大的电流导通的电路的导电片(也称为母排等)。

专利文献1公开了一种电气连接箱，具有一对母排、安装在上述一对母排上的功率半导体、安装有控制该功率半导体的控制部的控制基板、设置于所述一对母排的上表面而将所述功率半导体的控制端子及所述控制基板进行电连接的FPC。

在先技术文献

专利文献

专利文献1：日本特开2016-220277号公报

发明内容

本公开的一形态的电路基板在一平面上设置有与多个半导体元件的端子连接的两个导电片，且具备夹于所述导电片彼此之间的绝缘部，其中，所述电路基板具备：将所述多个半导体元件中的一组固定的第一导电片；及将所述多个半导体元件中的另一组固定的第二导电片，所述多个半导体元件交替地固定于所述第一导电片和所述第二导电片。

附图说明

图1是本实施方式的电气装置的主视图。

图2是本实施方式的电气装置的基板结构体的分解图。

图3是从上方观察本实施方式的电气装置的基板结构体而得到的俯视图。

图4是将图3的多个FET的附近放大表示的放大图。

图5是图4的V-V线的纵向剖视图。

图6是图4的IV-IV线的纵向剖视图。

图7是将本实施方式的电力电路中的多个FET的附近放大表示的放大图。

具体实施方式

[本公开要解决的课题]

通常，半导体元件在通电之际产生热量。因此，为了避免由于在半导体元件产生的热量而电路基板产生不良的情况，需要使产生的热量适当分散，提高散热的效率。

然而，在专利文献1的电气连接箱中，功率半导体(半导体元件)在母排中局部性地集中配置，在通电时热量集中，因此无法解决上述的问题。

因此，目的在于提供一种电路基板，在使用多个半导体元件的情况下，使通电时在半导体元件产生的热量适当分散，能够提高散热的效率。

[本公开的效果]

根据本公开，在使用多个半导体元件的情况下，能够使通电时在半导体元件产生的热量适当分散，提高散热的效率。

[本发明的实施方式的说明]

首先列举本公开的实施形态进行说明。而且，也可以将以下记载的实施方式的至少一部分任意组合。