[发明专利]利用先进控制的整合CMOS源极漏极形成

说明书

一种finFET器件包括掺杂的源极及/或漏极延伸部，所述源极及/或漏极延伸部设置在finFET的栅极间隔物与其上设置n掺杂或p掺杂的源极或漏极延伸部的半导体基板的主体半导体部分之间。掺杂的源极或漏极延伸部通过选择性外延生长(SEG)工艺形成在靠近栅极间隔物形成的空腔中。在形成空腔之后，先进处理控制(APC)(亦即，整合的度量法)用于在不将基板暴露于氧化环境的情况下确定凹陷距离。各向同性蚀刻工艺、度量法及选择性外延生长可在同一平台中执行。

技术领域

本揭示内容的实施方式大体关于集成电路的制造，并且特定而言，关于使用选择性外延生长(selective epitaxial growth；SEG)在finFET中形成源极漏极延伸部的设备及方法。

背景技术

晶体管是大多数集成电路的关键部件。由于晶体管的驱动电流及由此晶体管的速度与晶体管的栅极宽度成正比，因此较快的晶体管通常需要较大的栅极宽度。因此，在晶体管大小与速度之间存在折衷，并且已经开发出“鳍”式场效应晶体管(finFET)来解决具有最大驱动电流及最小大小的晶体管的冲突目标。FinFET的特征在于有鳍形沟道区域，该鳍形沟道区域大幅度增加晶体管的大小而不显著增加晶体管的占据面积，并且finFFT目前在众多集成电路中应用。然而，finFET具有其自身的缺陷。

由于鳍形沟道区域可容易地由常规离子注入技术(诸如束线离子注入)非晶化或产生其他损坏，因此形成水平源极/漏极延伸部对于窄且高的finFET变得日渐困难。具体而言，在一些finFET架构(例如，水平全环绕栅极，h-GAA)中，离子注入可以导致在硅沟道与相邻的硅锗(SiGe)牺牲层之间的严重相互混合。由于随后减弱选择性移除牺牲SiGe层的能力，故此种相互混合是高度不期望的。此外，经由热退火修复此种注入损坏增加了finFET器件的热预算。

此外，由于finFET中的源极/漏极延伸部可由其他结构覆盖，因此将期望的掺杂剂精确放置在finFET的水平源极/漏极延伸区域中至多是非常困难的。例如，在牺牲SiGe超晶格(superlattice；SL)层上的(内部)侧壁间隔物通常在执行掺杂时覆盖源极/漏极延伸区域。因此，常规的视线离子注入技术不能将掺杂剂均匀地直接沉积到finFET源极/漏极延伸区域。

另外，将基板暴露至大气的时间(亦称为Q-时间)可能对外延膜的缺陷率具有显著影响。由此，需要用于精确掺杂当前可用或在开发之中的finFET器件中的源极/漏极区域的处理设备及技术。

发明内容

本揭示内容的一或多个实施方式涉及形成半导体器件的方法。对半导体基板上的半导体材料执行各向异性蚀刻工艺，以暴露半导体材料中的一表面。所述表面设置在半导体器件的现有结构与其上形成所述半导体材料的半导体基板的主体半导体部分之间。对暴露的侧壁执行各向同性蚀刻工艺以将设置在现有结构与半导体基板的主体半导体部分之间的半导体材料凹陷一距离，以形成空腔。经由选择性外延生长(selective epitaxialgrowth；SEG)工艺在空腔表面上形成沉积材料层。在形成空腔与SEG之间，基板不经历预清洁工艺。

本揭示内容的额外实施方式涉及形成半导体器件的方法。将半导体基板定位在第一处理腔室中的其上的半导体材料内。对半导体材料执行各向异性蚀刻工艺以暴露半导体材料中的一表面。所述表面设置在半导体器件的现有结构与其上形成半导体材料的半导体基板的主体半导体部分之间。对暴露的侧壁执行各向同性蚀刻工艺以将设置在现有结构与半导体基板的主体半导体部分之间的半导体材料凹陷一距离，以形成空腔。在不将半导体基板暴露至氧化条件的情况下，将半导体基板从第一处理腔室移动到第二处理腔室。确定在各向同性蚀刻之后半导体材料已经凹陷的距离。在第二处理腔室中使用选择性外延生长(SEG)工艺在空腔表面上形成沉积材料层。在形成空腔与SEG之间，半导体基板不经历预清洁工艺。SEG工艺考虑到在各向同性蚀刻之后半导体材料已经凹陷的距离。