[发明专利]图案化无电镀金属

说明书

本发明涉及利用催化剂或金属薄膜通过一种或多种金属的原子水平沉积(ALD)——允许细小迹线沉积至介电材料中形成的沟槽中——的方法和系统，从而最小化由于嵌入的导体形式潜在的物理损伤，并在迹线之间留出细小空间，以防止迹线中的电迁移。

本申请要求于2018年6月21日提交的美国临时申请62/688234的优先权。本文中引用的这个申请以及其他的外部参考文献通过引用以全文并入本文。

技术领域

本发明属于在基底上图案化无电镀金属的方法和系统的领域。

背景技术

以下背景描述包括有助于理解本发明的信息。并不是承认在此提供的任何信息是现有技术或与当前要求保护的发明有关，或明确或隐含引用的任何出版物均为现有技术。

无电镀金属沉积使用氧化还原反应在物质上沉积金属层，而无需使用外部电源。在该方法中，可以使用几种类型的金属作为催化剂。例如，钯、铂、银是熟知用于引发基底上的无电镀金属沉积的催化剂。催化剂有助于来自于金属盐溶液的无电镀金属(例如铜、锡等)的引发和随后的沉积。可以产生催化剂并将催化剂以各种形式(例如钯可以以胶体钯、离子钯等形式沉积)沉积在基底上。

印刷电路板的常规制造使用减法(subtractive method)制造方法。为了形成所需的铜图案，减法处理使用光刻曝光和化学蚀刻来去除沉积的大部分铜。由于化学蚀刻工艺是各向同性的，因此迹线形状总是梯形，并且限制了迹线之间的空间大小。

印刷电路板的另一种常规制造方法使用半增材法。它使用薄的导电膜作为基底。在具有电路的负像的基体上施加抗镀剂，然后电镀金属以使电路具有足够的厚度，然后去除抗镀剂，从而露出薄导体区域并将其蚀刻掉。对薄基层的较少蚀刻工艺改善了最小迹线宽度。然而，电路对基础介电材料的粘附受粗糙度和/或薄基础导体和基础介电材料之间的化学相互作用影响。由于这个原因，基础介电材料的粗糙度(代表粘附性和细微痕迹)变成了权衡的要素。

已经进行了许多努力以使用增材工艺来创建金属图案。例如，可以通过在包括预催化填料的基底表面上形成负抗镀剂图案，并使用无电镀法沉积导体来形成印刷电路板。Kohm的专利号为5338567A的美国专利教导了这种预催化的基材的实例。这个专利以及本文引用的所有出版物均以全文并入本文。完全增材导体工艺防止精细电路受损，但预催化的基材需要大量的催化剂(通常由昂贵的贵金属制成)，并成为电迁移的潜在促进剂。另外，使用预催化的基材会干扰介电常数，并且会导致填料的耗散。

在另一个示例中，Gulla的专利号为5158860A的美国专利公开了一种使用液相催化技术(催化剂的液相反应)的完全增材法的电路金属化方法。该方法期望去除在抗镀剂表面上吸附的催化剂，但是，可能的催化剂残留物破坏了结果，尤其是在非常小的特征(例如迹线之间的非常狭窄的空间)。

以下描述包括有助于理解本发明的信息。不是承认本文提供的任何信息是现有技术或与当前要求保护的发明有关，或明确或隐含引用的任何出版物均为现有技术。

在另一个示例中，Hota的专利号为6709803美国专利公开了通过在抗镀剂沉积之前施加催化剂来对上述问题进行潜在的改进。但是，二次催化可能会部分在抗镀剂表面上形成催化剂沉积物。另一个例子是，Kim的专利号为6884945的美国专利教导了使用电镀技术形成具有抗蚀剂的电路的半增材法。但是，在电镀过程中用于电流分布的基础薄铜层被蚀刻掉了，此方法在电路下方形成底切，削弱了其附着力。即使该方法完美地完成，由于三维暴露的微小电路特征，在制造过程中仍然担心电路受到物理损坏。