[发明专利]乘法器累加器电路、用于乘法累加的逻辑瓦片架构和包括逻辑瓦片阵列的IC

权利要求书

1.一种集成电路，包括：

多个乘法累加器电路系统，以级联架构连接，以执行多个乘法和累加运算，其中，每个乘法累加器电路系统包括：

存储器，存储多个乘法器权重数据；

第一MAC电路，连接到存储器以接收第一乘法器权重数据，包括：

乘法器，将第一数据乘以第一乘法器权重数据并生成第一乘积数据，和

累加器，耦合到第一MAC电路的乘法器，以将第一输入数据与第一乘积数据相加以生成第一求和数据，以及

第二MAC电路，连接到存储器以接收第二乘法器权重数据，包括：

乘法器，将第二数据乘以第二乘法器权重数据并生成第二乘积数据，和

累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据；以及

第一负载存储寄存器，耦合到第二MAC电路的累加器的输出，以临时存储第二求和数据。

2.根据权利要求1所述的集成电路，其中，每个乘法累加器电路系统还包括：

第二负载存储寄存器，耦合到第一MAC电路的累加器的输出，以临时存储第一求和数据。

3.根据权利要求1所述的集成电路，其中：

所述多个乘法累加器电路系统中的第一乘法累加器电路系统的输出连接到所述多个乘法累加器电路系统中的第二乘法累加器电路系统的输入。

4.根据权利要求1所述的集成电路，其中，每个乘法累加器电路系统还包括：

第一影子寄存器，耦合在该乘法累加器电路系统的第一输入与第一MAC电路的乘法器的输入之间，其中，第一影子寄存器包括(i)耦合到该乘法累加器电路系统的第一输入的输入和(ii)输出；以及

第一多路复用器，具有(i)连接到第一影子寄存器的输出的第一输入、(ii)耦合到该乘法累加器电路系统的第一输入的第二输入、以及(iii)耦合到第一MAC电路的乘法器的第一输入以提供第一数据的输出。

5.根据权利要求4所述的集成电路，其中，每个乘法累加器电路系统还包括：

第二多路复用器，具有(i)接收第二MAC电路的第一输入数据的第一输入、(ii)连接到第一多路复用器的输出的第二输入、以及(iii)输出；以及

第二影子寄存器，耦合在第二多路复用器与第二MAC电路的乘法器之间，其中，第二影子寄存器包括(i)耦合到第二多路复用器的输出的输入和(ii)耦合到第二MAC电路的乘法器的输入以提供第二数据的输出。

6.根据权利要求1所述的集成电路，其中，每个乘法累加器电路系统包括第二负载存储寄存器，所述第二负载存储寄存器耦合在第一负载存储寄存器与第二MAC电路的累加器的输出之间，以临时存储第二求和数据。

7.根据权利要求6所述的集成电路，其中，第一负载存储寄存器耦合在第二负载存储寄存器的输出与紧接地相继的乘法累加器电路系统的第一输入之间。

8.一种集成电路，包括：

多个乘法累加器电路系统，包括以级联架构连接的第一乘法累加器电路系统和第二乘法累加器电路系统，以执行多个乘法和累加运算，其中，每个乘法累加器电路系统包括：

存储器，存储包括第一乘法器数据和第二乘法器数据的多个乘法器权重数据；

第一MAC电路，连接到存储器以接收乘法器权重数据，包括：

乘法器，将第一数据乘以第一乘法器权重数据并生成第一乘积数据，和

累加器，耦合到第一MAC电路的乘法器，以将第一输入数据与第一乘积数据相加以生成第一求和数据，以及

第二MAC电路，连接到存储器以接收乘法器权重数据，包括：

乘法器，将第二数据乘以第二乘法器权重数据并生成第二乘积数据，和

累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据；以及

其中，第一乘法累加器电路系统的输出直接连接到所述多个乘法累加器电路系统的第二乘法累加器电路系统的输入。