[发明专利]乘法器累加器电路、用于乘法累加的逻辑瓦片架构和包括逻辑瓦片阵列的IC

说明书

一种集成电路，包括以级联架构互连的多个乘法累加器电路系统。每个乘法累加器电路系统包括第一和第二MAC电路以及负载存储寄存器。第一MAC电路包括：乘法器，用于将第一数据乘以第一乘法器权重数据并生成第一乘积数据；以及累加器，用于将第一输入数据与第一乘积数据相加以生成第一求和数据。第二MAC电路包括：乘法器，用于将第二数据乘以第二乘法器权重数据并生成第二乘积数据；以及累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据。负载存储寄存器耦合到第二MAC电路的累加器，以临时存储第二求和数据。

相关申请

本非临时申请要求2018年8月31日提交的标题为“Multiplier-AccumulatorCircuit,Logic Tile Architecture for Multiply-Accumulate and IC includingLogic Tile Array”的美国临时申请No.62/725,306的优先权和权益。因此，将'306临时申请的全部内容通过引用合并于此。

介绍

这里描述和说明了许多发明。本发明既不限于任何单个方面或其实施例，也不限于这些方面和/或实施例的任何组合和/或排列。重要的是，本发明的方面和/或其实施例中的每一个可以单独使用，或者可以与本发明的一个或多个其它方面和/或其实施例的组合使用。

在一个方面中，本发明针对乘法器累加器电路系统以及用于操作这种电路系统的技术。在一个实施例中，本发明的乘法器累加器电路系统包括促进乘法和累加运算的流水线的多个分开的乘法器累加器电路和多个寄存器(包括多个影子寄存器)。此外，乘法器累加器电路系统进一步促进了乘法和累加运算的级联，从而允许多个乘法器累加器电路系统更快地执行这种运算。级联的程度或长度(即，互连以实现或执行乘法和累加运算的乘法器累加器电路的数量)可以例如在原位(即，在集成电路的操作期间)进行调整(即，增加或减少)，例如以满足系统要求或约束(例如，系统性能的基于时间的要求)。

在另一个方面中，本发明针对具有多个乘法器累加器电路的集成电路以及用于操作这种电路的技术。在一个实施例中，集成电路是现场可编程门阵列(FPGA)或嵌入式FPGA(在本文中统称为“FPGA”)。简要地说，FPGA是由用户、操作员、客户和/或设计师在制造之前和/或之后配置和/或重新配置(在下文中，除非另有说明，否则统称为“配置”等(例如，“配置”和“可配置”))的集成电路。FPGA可以包括可编程逻辑组件(通常称为“逻辑单元”、“可配置逻辑块”(CLB)、“逻辑阵列块”(LAB)或“逻辑瓦片”—在下文中统称为“逻辑瓦片”))。在本发明的一个实施例中，一个或多个(或全部)逻辑瓦片包括多个乘法器累加器电路，以例如以流水线方式实现乘法和累加运算。此外，一个或多个(或全部)逻辑瓦片还可以包括开关互连网络(可以例如被配置为分层和/或网状互连网络)、相关联的数据存储元件、输入引脚和/查找表(LUT)，当被编程时，它们确定开关/多路复用器的配置和/或运算，以及除其它外确定逻辑瓦片内的电路系统(例如，逻辑组件)之间和/或多个逻辑瓦片的电路系统之间的通信。

一个或多个(或全部)逻辑瓦片中的乘法器累加器电路还可以以级联架构连接和配置，以促进级联乘法和累加运算，从而允许多个乘法器累加器电路系统更迅速地执行这些运算。实际上，在一个实施例中，集成电路包括如上所述的乘法器累加器电路系统等—即，促进乘法和累加运算的流水线的多个分开的乘法器累加器电路和多个寄存器(包括多个影子寄存器)。

此外，在一个实施例中，除了串联连接(级联架构)之外，多个乘法器累加器电路被组织成多行，每行包括多个乘法器累加器电路。乘法器累加器电路的行可以连接或断开以调整级联的程度或长度(即，增加或减少互连以执行乘法和累加运算的乘法器累加器电路的数量)。