[发明专利]多位并行逐次逼近(SA)闪速模数转换器(ADC)电路

权利要求书

1.一种多位并行逐次逼近(SA)闪速模数转换器(ADC)电路，包括：

数模转换器(DAC)电路，被配置为：

接收参考电压；以及

生成多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压；

系统比较电路，包括多个并行比较器级，其中所述多个并行比较器级中的每个并行比较器级包括：

一个或多个比较器电路，其中：

每个并行比较器级的所述一个或多个比较器电路的数目等于二(2)的对应并行比较器级的数字位数目次幂的量减去一(1)；并且

所述一个或多个比较器电路中的每个比较器电路被配置为：

接收模拟输入信号；

接收对应DAC模拟信号；以及

生成数字信号，其中：

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述数字信号具有逻辑高值；并且

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述数字信号具有逻辑低值；并且

所述系统比较电路被配置为基于每个对应数字信号来生成与每个并行比较器级相对应的一个或多个数字位，其中所述一个或多个数字位共同生成数字输出信号，所述数字输出信号是所述模拟输入信号的数字表示。

2.根据权利要求1所述的多位并行SA闪速ADC电路，其中所述DAC电路包括多个DAC阵列，所述多个DAC阵列中的每个DAC阵列对应于所述多个并行比较器级中的并行比较器级并且包括若干单输出DAC电路，其中：

每个DAC阵列的单输出DAC电路的数目等于对应并行比较器级的所述一个或多个比较器电路的数目；

所述DAC阵列中与所述数字输出信号的最高有效位相对应的每个单输出DAC电路被配置为：

接收包括数字位序列的对应试验位代码，所述数字位序列具有针对与所述数字输出信号相对应的一个或多个数字位而定义的值；以及

生成所述对应DAC模拟信号，其中每个对应DAC模拟信号基于所述参考电压和所述对应试验位代码；并且

除了与所述最高有效位相对应的所述DAC阵列之外的所述多个DAC阵列的每个单输出DAC电路被配置为：

接收每个并行比较器级的对应试验位代码和一个或多个数字位；以及

生成所述多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压、所述对应试验位代码以及对应的一个或多个数字位。

3.根据权利要求2所述的多位并行SA闪速ADC电路，其中所述系统比较电路还包括温度计至二进制(TTB)电路，被配置为：

从所述多个并行比较器级中的每个并行比较器级的所述一个或多个比较器电路接收所述数字信号；以及

生成与每个并行比较器级相对应的所述一个或多个数字位，其中所述一个或多个数字位共同生成所述数字输出信号，所述数字输出信号是所述模拟输入信号的所述数字表示。

4.根据权利要求1所述的多位并行SA闪速ADC电路，其中所述DAC电路包括多输出DAC电路，所述多输出DAC电路包括多个DAC级，其中：

所述多个DAC级中的每个DAC级对应于所述多个并行比较器级中的并行比较器级；并且

所述多个DAC级中的每个DAC级被配置为：

接收对应顶部电压和对应底部电压，其中所述对应顶部电压和所述对应底部电压的电压范围基于所述参考电压；以及

基于所述对应顶部电压和所述对应底部电压，生成若干DAC模拟信号，其中所述DAC模拟信号的数目等于每个对应并行比较器级中的所述一个或多个比较器电路的数目。

5.根据权利要求4所述的多位并行SA闪速ADC电路，其中所述系统比较电路还包括温度计至二进制(TTB)电路，被配置为：

从所述多个并行比较器级中的每个并行比较器级的所述一个或多个比较器电路接收所述数字信号；以及

生成与每个并行比较器级相对应的所述一个或多个数字位，其中所述一个或多个数字位共同生成所述数字输出信号，所述数字输出信号是所述模拟输入信号的所述数字表示。

6.根据权利要求4所述的多位并行SA闪速ADC电路，其中由所述多个DAC级中的每个DAC级生成的所述若干DAC模拟信号具有作为所述电压范围的划分的值。