[发明专利]由3D堆叠集成电路实施的功能块

权利要求书

1.一种三维堆叠集成电路3D SIC，其包括：

非易失性存储器裸片，其包括非易失性存储器分区阵列，其中所述非易失性存储器分区阵列的每一分区包括非易失性存储器胞阵列；

易失性存储器裸片，其包括易失性存储器分区阵列，其中所述易失性存储器分区阵列的每一分区包括易失性存储器胞阵列；及

处理逻辑裸片，其包括处理逻辑分区阵列，

其中所述非易失性存储器裸片、所述易失性存储器裸片及所述处理逻辑裸片是沿第一方向堆叠，

其中所述非易失性存储器裸片、所述易失性存储器裸片及所述处理逻辑裸片经布置以形成功能块阵列，

其中所述功能块阵列的至少两个功能块各自包括不同数据处理功能，

其中所述功能块阵列的每一功能块包括所述3D SIC的相应列，且

其中所述相应列包括：

所述非易失性存储器分区阵列的相应非易失性存储器分区；

所述易失性存储器分区阵列的相应易失性存储器分区；及

所述处理逻辑分区阵列的相应处理逻辑分区。

2.根据权利要求1所述的3D SIC，其进一步包括硅穿孔TSV，所述TSV连接所述3DSIC的所述相应列中的所述相应非易失性存储器分区、所述相应处理逻辑分区及所述相应易失性存储器分区。

3.根据权利要求1所述的3D SIC，其进一步包括：

第一多个互连件，其沿与所述第一方向正交的第二方向连接所述非易失性存储器分区阵列的非易失性存储器分区；

第二多个互连件，其沿所述第二方向连接所述易失性存储器分区阵列的易失性存储器分区；及

第三多个互连件，其沿所述第二方向连接所述处理逻辑分区阵列的处理逻辑分区。

4.根据权利要求3所述的3D SIC，其中：

所述第一多个互连件的互连件仅将所述非易失性存储器分区阵列的非易失性存储器分区连接到紧邻所述非易失性存储器分区的另一非易失性存储器分区；

所述第二多个互连件的互连件仅将所述易失性存储器分区阵列的易失性存储器分区连接到紧邻所述易失性存储器分区的另一易失性存储器分区；

所述第三多个互连件的互连件仅将所述处理逻辑分区阵列的处理逻辑分区连接到紧邻所述处理逻辑分区的另一处理逻辑分区。

5.根据权利要求1所述的3D SIC，其进一步包括第二非易失性存储器裸片，所述第二非易失性存储器裸片包括第二非易失性存储器分区阵列，其中所述第二非易失性存储器分区阵列的每一分区包括非易失性存储器胞阵列，且其中所述第二非易失性存储器裸片与所述非易失性存储器裸片分组。

6.根据权利要求1所述的3D SIC，其中所述非易失性存储器裸片是3D XPoint 3DXP裸片。

7.根据权利要求1所述的3D SIC，其中所述易失性存储器裸片是动态随机存取存储器DRAM裸片。

8.根据权利要求1所述的3D SIC，其进一步包括：

端口，其经配置以将所述易失性存储器裸片通信地耦合到总线，

其中所述易失性存储器裸片经配置以：

通过所述端口从所述总线接收控制器的请求，所述请求经配置以指示所述3DSIC产生特定数据处理功能的结果，其中所述请求包括所述特定数据处理功能的至少一个输入参数；及

将所述请求存储于所述易失性存储器裸片的至少一个易失性分区中，

其中所述处理逻辑裸片的至少一个处理逻辑分区包括所述特定数据处理功能且所述特定数据处理功能根据所述经存储请求产生所述结果；

其中所述特定数据处理功能的所述至少一个输入参数是由所述至少一个处理逻辑分区通过硅穿孔TSV接收，所述TSV连接所述易失性存储器裸片的所述至少一个易失性分区及所述至少一个处理逻辑分区。

9.根据权利要求8所述的3D SIC，其中所述特定数据处理功能经硬连线到所述处理逻辑裸片的所述至少一个处理逻辑分区中。