[发明专利]半导体装置、通信模块和半导体装置的制造方法

说明书

该半导体装置包括：半导体基板；沟道层，形成在半导体基板上；势垒层，形成在沟道层上；栅电极，经由栅极绝缘膜设置在势垒层上；源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；基板开口，设置成贯通沟道层以暴露半导体基板；绝缘膜，在基板开口的内侧上从栅电极、源电极和漏电极的上方设置该绝缘膜；以及配线层，设置在绝缘膜上并且经由设置在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个，其中，基板开口的至少一部分形成在设置有栅电极、源电极和漏电极的活性化区域中。

技术领域

本公开涉及一种半导体装置、通信模块以及半导体装置的制造方法。

背景技术

与其他晶体管相比，使用化合物半导体的异质结的高电子迁移率晶体管(HighElectron Mobility Transistor：HEMT)具有以下特性，包括高耐压、高耐热、高饱和电子速度和高沟道电子浓度。因而，预期HEMT将应用于小且高性能的功率器件、用于通信的高频器件等。

在HEMT中，通过由不同的化合物半导体形成的沟道层和势垒层的异质结，在与势垒层接触的沟道层的界面处形成二维电子气。二维电子气由于其高电子迁移率和高片状电子密度而可用作低电阻沟道。

近年来，为了减少泄漏电流，HEMT已经采用MIS(Metal-Insulator-Semiconductor)栅极结构，其中栅电极经由栅极绝缘膜堆叠在势垒层上。然而，在具有MIS栅极结构的HEMT中，因为源电极、漏电极和栅电极均处于浮置状态，所以在制造过程期间由于等离子体处理而发生损坏(Plasma(Process)Induced Damage:PID)。

当耦接到栅电极的配线或通孔在等离子体处理期间用作天线时，发生PID。具体地，在利用天线收集等离子体中的电荷时，产生PID，并且由此收集的电荷作为电流流入栅极绝缘膜中。PID在栅极绝缘膜与半导体基板之间的界面处或在栅极绝缘膜中形成缺陷或载流子俘获能级，这导致HEMT的阈值电压的变化。

为了避免PID的影响，例如，已经提出了如下专利文献1中描述的技术。为了保护保护目标MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:MOSFET)免受PID的影响，专利文献1描述了提供其中伪天线耦接到栅电极的保护MOSFET。

引用列表

专利文献

专利文献1：日本未经审查专利申请公开第2018-64008号

发明内容

然而，因为上述专利文献1中描述的技术是与MOSFET相关的技术，所以需要一种抑制HEMT中的PID的影响的技术。

根据本技术的一个实施方式，提供了第一半导体装置，包括：半导体基板；沟道层，形成在半导体基板上并且包括第一化合物半导体；势垒层，形成在沟道层上并且包括与第一化合物半导体不同的第二化合物半导体；栅电极，经由栅极绝缘膜设置在所述势垒层上；源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；基板开口，贯通沟道层并且暴露半导体基板；绝缘膜，从栅电极、源电极和漏电极的上部到基板开口的内侧设置该绝缘膜；配线层，设置在绝缘膜上，并且经由设置在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个，其中，基板开口的至少一部分形成在设置有栅电极、源电极和漏电极的活性化区域中。