[发明专利]混合式双列直插式存储器模块中的高速缓存操作

说明书

本发明提供一种系统，其包含第一存储器类型的第一存储器组件；第二存储器类型的第二存储器组件，其与所述第一存储器组件相比具有较高存取时延；和第三存储器类型的第三存储器组件，其与所述第一和第二存储器组件相比具有较高存取时延。所述系统另外包含处理装置，所述处理装置识别存储于所述第一存储器组件中的数据页的区段，以及与所述数据页和所述数据页的所述区段相关联的存取模式。所述处理装置基于所述存取模式确定将所述数据页高速缓存于所述第二存储器组件处，将存储于所述第一存储器组件中的所述数据页的所述区段复制到所述第二存储器组件。所述处理装置接着将存储于所述第三存储器组件处的所述数据页的额外区段复制到所述第二存储器组件。

技术领域

本公开的实施例大体上涉及存储器子系统，且更具体来说，涉及混合式双列直插式存储器模块中的高速缓存操作。

背景技术

存储器子系统可包含存储数据的一或多个存储器组件。存储器组件可以例如是非易失性存储器组件和易失性存储器组件。一般来说，主机系统可以利用存储器子系统以在存储器组件处存储数据且从存储器组件检索数据。

附图说明

根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。然而，图式不应视为将本公开限制于具体实施例，而是仅用于解释和理解。

图1说明根据本公开的一些实施例的包含存储器子系统的实例计算环境。

图2是说明根据本公开的一些实施例的利用DRAM存储器组件作为交叉点阵列存储器组件的高速缓存器的实例混合式双列直插式存储器模块的框图。

图3是说明根据本公开的一些实施例的混合式双列直插式存储器模块控制器的框图。

图4是根据本公开的一些实施例的将数据高速缓存于双列直插式存储器模块的存储器组件中的实例方法的流程图。

图5是执行混合式双列直插式存储器模块中的存储器组件之间的高速缓存的实例方法的流程图。

图6是其中可操作本公开的实施例的实例计算机系统的框图。

具体实施方式

本公开的方面针对于混合式双列直插式存储器模块中的高速缓存操作。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个存储器组件(例如，存储数据的存储器装置)的存储器子系统。主机系统可提供数据以存储于存储器子系统处，且可请求从存储器子系统检索数据。

存储器子系统可包含可存储来自主机系统的数据的多个存储器装置。存储器装置可为非易失性存储器装置，例如非易失性存储器的交叉点阵列的三维交叉点(“3D交叉点”)存储器装置，其可与可堆叠交叉网格化数据存取阵列结合来基于体电阻的改变执行位存储。非易失性存储器装置的另一实例为与非(NAND)存储器装置。下文结合图1描述非易失性存储器装置的其它实例。存储器子系统包含存储器子系统控制器，其可与存储器装置通信以执行例如在存储器装置处读取数据、写入数据或擦除数据等操作和其它此类操作。下文结合图1更详细地描述存储器子系统控制器。

主机系统可将存取请求(例如，写入命令、读取命令)发送到存储器子系统，以便将数据存储在存储器子系统处的存储器装置上，且从存储器子系统上的存储器装置读取数据。如由主机请求指定的待读取或写入的数据在下文中被称作“主机数据”。主机请求可包含用于主机数据的逻辑地址信息(例如，逻辑块地址(LBA)、名字空间)，其是主机系统与主机数据相关联的位置。逻辑地址信息(例如，LBA、名字空间)可为主机数据的元数据的部分。元数据与主机数据一起在下文中被称作“有效负载”。用于错误校正的元数据、主机数据和奇偶校验数据可共同地形成错误校正码(ECC)码字。元数据还可包含数据版本(例如用以区分所写入的数据的老化程度)、有效位图(其LBA或逻辑传送单元含有有效数据)等。