[发明专利]用于低功率设计的用于基于事务的传输时钟门控的方法和装置

说明书

实施例采用基于事务的设计方法在时钟脉冲被请求时提供计时。事务模块在其请求时钟脉冲时接收时钟，并且一次对逻辑流水线的一个级计时。这种方法减少了传统同步逻辑设计所消耗的动态功率中事务模块的动态功耗。

相关申请交叉引用

本申请要求享有2018年10月15日提交的题为“用于低功率设计的用于基于事务的传输时钟门控的方法和装置(Method and Apparatus for Transaction basedPropagated Clock-Gating for Low Power Design)”的美国专利申请序列号16/160,075的优先权的权益，其内容通过引用合并于此。

技术领域

本发明涉及数字逻辑设计领域，具体地涉及降低动态功率的数字逻辑设计。

背景技术

集成电路(IC)设计工具是为同步设计而设计的，因此，异步设计在使用同步构造的IC设计工具中必须被约束。因此，使用传统设计方法的异步设计周期通常比同步设计周期长得多。

数字逻辑设计由同步计时的多个流水线级组成。许多数字逻辑设计仅需要对一小部分流水线级计时，作为这些级处理信息中的逻辑。然而，使用当前设计工具的当前设计方法所产生的设计对逻辑设计中多于实际需求的流水线级(例如触发器flip-flop)计时。因此，需要对现有技术水平进行改进的解决方案。

此背景信息旨在提供与本发明可能相关的信息。不必意图也不应解释为承认任何前述信息构成了相对于本发明的现有技术。

发明内容

本公开的一方面提供了时钟控制块(CCB)。该CCB包括系统时钟，用于接收时钟请求的输入，以及多个级。该多个级每个响应于时钟请求的接收和系统时钟而输出单个时钟脉冲。在一些实施例中，时钟请求包括跳变。在一些实施例中，多个级中的每一个输出的单个时钟脉冲具有取决于系统时钟的周期和时钟请求的跳变的时钟跳变。在一些实施例中，时钟请求的跳变包括上升沿、下降沿、由下降沿跟随的上升沿，或由上升沿跟随的下降沿。在一些实施例中，CCB的输入用于接收时钟请求序列的形式的时钟请求，并且多个级中的每一个输出单个时钟脉冲的输出序列，该输出系列的定时响应于系统时钟和时钟请求序列的接收。在一些实施例中，系统时钟生成具有第一时钟周期的系统时钟信号，该第一时钟周期具有第一上升沿，该第一上升沿后由第一下降沿跟随，该第一下降沿由第二上升沿跟随。该实施例中的多个级包括第一级、第二级和第三级，该第一级、第二级和第三级被配置使得第一级在第一上升沿输出单个时钟脉冲，第二级在第一下降沿输出单个时钟脉冲，以及第三级在第二上升沿输出单个时钟脉冲。在一些实施例中，多个级中的每一个以时钟周期的倍数输出单个时钟脉冲。在一些实施例中，多个级中的连续级在系统时钟信号的连续沿处输出单个脉冲。在一些实施例中，CCB还包括用于接收第二时钟请求的第二输入，其中多个级中的至少一个级输出取决于系统时钟以及时钟请求和第二时钟请求这两者的单个时钟脉冲。在一些实施例中，系统时钟具有第一时钟周期，并且时钟请求是具有与第一时钟周期不同的第二时钟周期的时钟请求信号。在一些实施例中，多个级中的每一个输出具有取决于第一时钟周期和第二时钟周期的跳变的时钟脉冲序列。在一些实施例中，CCB的输入用于接收来自多个逻辑模块的时钟请求，并且包括向该多个逻辑模块提供来自多个级的输出的输出路径。在一些实施例中，时钟周期的倍数是半个时钟周期或一个时钟周期。在一些实施例中，时钟周期的倍数是半个时钟周期的整数倍。在一些实施例中，跳变是从无效状态到有效状态。