[发明专利]成像装置

说明书

提供了一种成像装置(1)，所述成像装置包括：成像元件(10)；和半导体元件(20、30)，所述半导体元件与所述成像元件相对设置并电气连接到所述成像元件。所述半导体元件包括：设置在中央部的配线区域(20A、30A)和在所述配线区域的外侧的周边区域(20B、30B)；配线层(22、32)，所述配线层在所述配线区域中具有配线；半导体基板(21、31)，所述半导体基板隔着所述配线层与所述成像元件相对，并具有从所述配线层侧依次设置的第一面(Sa、Sc)和第二面(Sb、Sd)；和抛光调整部(23、33)，所述抛光调整部由抛光速率比所述半导体基板的构成材料的抛光速率低的材料构成，所述抛光调整部配置在所述周边区域的至少一部分中，并且从所述第二面沿所述半导体基板的厚度方向设置在所述半导体基板中。

技术领域

本公开涉及一种包括成像元件和半导体元件的成像装置。

背景技术

例如，已经提出了其中层叠有成像元件和半导体元件的固态成像装置(例如，参见专利文献1)。在该固态成像装置中，例如，针对每个像素设置PD(光电二极管)等的成像元件和设有对在各像素处获得的信号进行处理的电路的半导体元件被层叠。例如，半导体元件包括半导体基板和配线层。

引用文献列表

专利文献

专利文献1：日本未审查专利申请公开第2014-099582号

发明内容

关于这种层叠型的成像装置，存在可能由于制造过程中的缺陷而使可靠性等降低的担忧。

因此，期望提供一种能够抑制制造过程中缺陷的产生的成像装置。

根据本公开实施方案的成像装置包括成像元件和半导体元件，所述半导体元件与所述成像元件相对设置并电气连接到所述成像元件。所述半导体元件包括：设置在中央部的配线区域和在所述配线区域的外侧的周边区域；配线层，所述配线层在所述配线区域中具有配线；半导体基板，所述半导体基板隔着所述配线层与所述成像元件相对，并且从所述配线层侧依次具有第一面和第二面；和抛光调整部，所述抛光调整部包括抛光速率比所述半导体基板的构成材料的抛光速率低的材料，所述抛光调整部配置在所述周边区域的至少一部分中，并且从所述第二面沿所述半导体基板的厚度方向设置。

在根据本公开实施方案的成像装置中，在半导体元件中设有抛光调整部，这抑制了当在成像装置的制造工序中对半导体基板进行抛光时对周边区域的过度抛光。

附图说明

图1是示出了根据本公开实施方案的成像装置的构成的示意性断面图。

图2的(A)是示出了图1所示的存储芯片的构成的示意性断面图，图2的(B)是示出了(A)的主要部分的平面构成的示意图。

图3的(A)是示出了图1所示的逻辑芯片的构成的示意性断面图，图3的(B)是示出了(A)的主要部分的平面构成的示意图。

图4是示出了图2和图3所示的抛光调整部的平面构成的另一示例(1)的示意图。

图5是示出了图2和图3所示的抛光调整部的平面构成的另一示例(2)的示意图。

图6是示出了图2和图3所示的抛光调整部的平面构成的另一示例(3)的示意图。

图7是示出了图2的(A)所示的存储芯片的断面构成的另一示例的示意图。

图8是示出了图3的(A)所示的逻辑芯片的断面构成的另一示例的示意图。

图9A是示出了图1所示的成像装置的制造方法的步骤的示意性断面图。

图9B是示出了接着图9A的步骤的示意性断面图。

图9C是示出了接着图9B的步骤的示意性断面图。