[发明专利]通过并行前缀计算的优化的包容亚稳态的排序

说明书

为了提供更小、更快且更不易出错的电路用于对可能的亚稳态输入排序，提供了一种新的排序电路。根据本发明，该电路是包容亚稳态的。

技术领域

本发明涉及用于对任意数量的输入排序的包容亚稳态的电路。

背景技术

亚稳态是在跨时钟域时的基本障碍，潜在地导致具有严重后果的软错误。由于已表明亚稳态是不能被确定地避免的，因此采用同步器来将错误可能性减小至可容忍的水平。这种方法用宝贵的时间来换取可靠性：分配给亚稳态解决的时间越多，亚稳态引起故障的可能性就越小。

最近，不同的方法已被提出，创造了包容亚稳态(MC)的电路(S.Friedrichs、M.Függer和C.Lenzen，“Metastability-Containing Circuits”，在IEEE Transactions onComputers中，第67卷，第8期，第1167-1183页，2018年8月1日)。它接受在给数字电路的输入中的有限量的亚稳态，并确保了其输出的有限的亚稳态，使得结果仍然是有用的。尤其是在对输入排序时，在对产生于时间-数字转换器的输入排序时可以包容亚稳态，即，可以在不首先使用同步器来解决亚稳态的情况下对测量值正确地排序。

相关工作

排序网络：排序网络通过将来自全序域(totally ordered universe)的n个输入馈送到由2-排序元件、即对两个输入排序的子电路连接的n条并行线中来对这n个输入排序；每当它们不依赖于彼此的输出时，这些就可以并行地作用。正确的排序网络对所有可能的输入排序，即，线被标记为1至n，使得第i条线输出所排序的输入列表中的第i个元素。排序网络的大小是该排序网络的2-排序元件的数量，以及该排序网络的深度是输入可以经过直至到达输出的2-排序元件的最大数量。

并行前缀计算：Ladner和Fischer(R.E.Ladner，M.J.Fischer，“Parallel prefixcomputation”，JACM，第27卷，第4期，第831-838页，1980年)研究了结合性算符对长度l的输入串(在任意字母表上)的所有前缀的并行应用。他们给出了深度O(logl)和大小O(l)的并行前缀计算(PPC)电路(给定实现算符的恒定大小的电路)。已为加法器开发了许多附加构造，并且Ladner和Fischer的构造的特殊情况(极有可能)是被独立地发现的，参阅[24]。然而，没有同时地实现渐近最优的深度和大小的其它构造。

发明内容

本发明的目的是提供用于对可能的亚稳态输入排序的更小、更快且更不易出错的电路。

这个目的是通过根据独立权利要求1所述的电路实现的。在从属权利要求中定义了有利的实施例。

根据本发明的一方面，基本门的CMOS实施实现了克林逻辑(Kleene logic)。比较输入的任务可以被分解为执行对两个输入串的每个前缀对的四值比较，随后推断出对应的输出位。将用于B位输入的所得的2-排序(B)电路插入到用于n个值的排序网络中容易产生用于n个有效串的MC排序电路。

以上将MC排序的任务简化为并行前缀计算(PPC)问题，对于这，由于Ladner和Fischer的著名结果(Richard E Ladner和Michael JFischer，Parallel PrefixComputation.JACM，27(4):831–838，1980),已知电路在深度和大小上被同时(渐近)优化。根据本发明的一方面，可以使用他们的构架来推导出本发明的电路，该构架允许在2-排序电路的深度与大小之间的权衡。最显著的是，针对深度的优化将电路的深度减小至优化的代价是将大小增大了高达2倍。然而，依靠照原样的来自Ladner等人的构造，导致非常大的扇出。在进一步的方面中，本发明提出了在不影响深度的情况下将扇出减小至任何数量f≥3，从而将大小增大仅1+O(1/f)的倍数(加上至多3B/2个缓冲器)。尤其是，我们的结果意味着MC排序电路的深度可以匹配非包容性(non-containing)电路的延迟，同时保持恒定的扇出和恒定倍数的大小开销。