[发明专利]具有对计数器的改进的支持的FPGA逻辑单元

权利要求书

1.一种用于可编程逻辑集成电路的逻辑单元，其中：

K为使得所述逻辑单元能够计算K个输入的任何函数的最大数目；并且

所述逻辑单元能够被配置为与K-1个输入的任何独立函数并行地实施计数器的一位。

2.根据权利要求1所述的逻辑单元，其中所述逻辑单元能够进一步被配置为与K个输入的任何独立函数并行地实施计数器的一位。

3.根据权利要求2所述的逻辑单元，其中：

所述逻辑单元能够进一步被配置为实施双输入加法器的一位。

4.根据权利要求3所述的逻辑单元，所述逻辑单元包括：

K个函数输入，所述K个函数输入将用于计算所述函数；

计数器输入，所述计数器输入接收计数器位的当前状态；

进位输入；

进位输出；

初级输出，K-输入函数的输出在所述初级输出处可用；

总和输出，所述计数器的所述一位和所述一位加法器的输出中的一者的输出在所述总和输出处可用；

K-输入LUT，所述K-输入LUT的输入由所述K个函数输入驱动并且所述K-输入LUT的输出驱动所述初级输出；和

进位电路，所述进位电路耦合到所述进位输入和所述计数器输入，并且驱动所述进位输出和所述总和输出。

5.根据权利要求1所述的逻辑单元，其中所述计数器为递增计数器和递减计数器中的一者。

6.根据权利要求1所述的逻辑单元，其中所述逻辑单元能够进一步被配置为实施双输入加法器的一位。

7.根据权利要求6所述的逻辑单元，所述逻辑单元包括：

K个函数输入，所述K个函数输入将用于计算所述函数；

计数器输入，所述计数器输入接收所述计数器位的所述当前状态；

进位输入；

进位输出；

初级输出，所述K-输入函数的所述输出在所述初级输出处可用；

总和输出，所述一位计数器或所述一位加法器的所述输出在所述总和输出处可用；

K-输入LUT，所述K-输入LUT具有由所述K个函数输入驱动的输入和驱动函数输出的输出；和

进位电路，所述进位电路耦合到所述进位输入、所述计数器输入、所述进位输出和所述总和输出。

8.根据权利要求7所述的逻辑单元，其中所述进位电路能够使所述计数输入反转或不反转。

9.根据权利要求1或2所述的逻辑单元，其中K＝4。

10.根据权利要求1或2所述的逻辑单元，其中K＝6。

11.一种用于可编程逻辑集成电路的逻辑单元，其中：

所述逻辑单元仅具有连接至可编程路由网络的4个输入；

所述逻辑单元仅具有连接至所述可编程路由网络的两个输出；

所述逻辑单元具有进位输入；

所述逻辑单元能够以第一方式被配置为使得所述进位输入的所述值出现在所述输出中的一个输出处，并且并行地，所述4个输入的任何函数出现在另一个输出处；并且

所述逻辑单元能够以第二方式被配置为实施双输入加法器的一位，其中总和位出现在所述两个输出中的一个输出处。

12.根据权利要求11所述的逻辑单元，其中：

4:2压缩器的链中的每一个4:2压缩器能够在所述逻辑单元的2个实例中实施。