[发明专利]具有对计数器的改进的支持的FPGA逻辑单元

说明书

一种用于具有K个函数输入的可编程逻辑集成电路的逻辑单元，其中K为使得逻辑单元可计算K个输入的任何函数的最大数目，并且其中逻辑单元可被配置为与K个输入的K‑1的任何独立函数并行地实施计数器的一位。

背景技术

本发明涉及用于用户可编程电路诸如现场可编程门阵列(FPGA)中的逻辑电路。更具体地，本发明涉及用于此类可编程集成电路的逻辑单元，所述逻辑单元具有对计数器应用的改进的支持。

如本领域中所公知的，FPGA由通过可编程路由网络连接的逻辑单元组成。连接至可编程路由网络的任何逻辑单元输出的值可通过网络传输到连接至网络的任何逻辑单元输入。常见类型的逻辑单元包括K-输入查找表(LUT)和附加的逻辑函数，诸如多路复用器和进位链。值K可在2至10或更大值的范围内；在实施过程中最常见的值为3、4和6。图1示出了现有逻辑单元10(如MicrosemiFPGA系列中使用的逻辑单元)，该逻辑单元具有在虚线12内示出的由两个3-输入LUT 14a和3-输入LUT 14b和2-输入多路复用器16形成的4-输入LUT。附图标号18处的4-输入LUT 12的输入In₁连接至多路复用器16的选择输入，并且附图标号20、22和24处的4-输入LUT 12的In₂、In₃和In₄输入分别呈现给3-输入LUT 14a和3-输入LUT 14b两者。由正方形26表示的配置位用于定义3-输入LUT 14a的函数，并且由正方形28表示的配置位用于定义3-输入LUT 14b的函数。

虚线30内示出的进位链实施方式包括附加的三个多路复用器。4-输入多路复用器32具有连接至3-输入LUT 14a和3-输入LUT 14b的相应输出以及连接至常数逻辑0和常数逻辑1的数据输入，并且产生输出G。由正方形34表示的配置位用于选择4-输入多路复用器32的输入中的哪一个输入将在G处传递至输出。

3-输入多路复用器36具有连接至多路复用器16的输出以及连接至常数逻辑0和常数逻辑1的数据输入，并且产生输出P。由正方形38表示的配置位用于选择第三多路复用器36的输入中的哪一个输入将在P处传递至输出。

进位输出多路复用器40具有连接至逻辑单元10的进位输入CI 42的数据输入和连接至4-输入多路复用器32的输出G的数据输入。进位输出多路复用器40的输出连接至逻辑单元10的进位输出CO 44。进位输出多路复用器40的选择输入连接至3-输入多路复用器36的输出P。

异或门46具有在多路复用器16的输出处连接至4-输入LUT 12的输出的第一输入，该第一输入还形成逻辑单元10的主要输出Y 48。异或门46的第二输入连接至逻辑单元10的进位输入CI 42。异或门46的输出是逻辑单元10的总和输出S 50。

In₁、In₂、In₃和In₄输入(18、20、22和24)以及Y和S输出(分别为48和50)连接至集成电路中的可编程路由网络，如附图标号52所示。进位输入CI 42由进位链中的先前逻辑单元10的进位输出直接驱动；这些未连接至可编程路由网络。

现有的基于LUT的FPGA逻辑单元如图1的逻辑单元10可实施递增计数器或递减计数器的一位或累加器的一位。这在图2中示出，该图是使用被标识为逻辑单元10-0、10-1和10-(N-1)的N个逻辑单元以及D-触发器54-0、54-1和54(N-1)来实施的N-位计数器的框图。然而，因为在逻辑单元10-0、10-1和10-(N-1)中的每一个逻辑单元中需要第一多路复用器16来驱动3-输入多路复用器36和用于实施计数器函数的异或门46，因此逻辑单元10-0、10-1和10-(N-1)中没有一个逻辑单元可在实施计数器时将4-输入LUT 12用于其他目的，尽管它们并未用于实施计数器。