[发明专利]利用堆栈的垂直装置的微电子装置

说明书

实施例可以包括微电子器件。微电子器件可以包括垂直堆叠并且串联连接的第一对晶体管。第一对晶体管中的每个晶体管是相同类型的。微电子器件可以包括并联连接的第二对晶体管。第二对晶体管是与第一对晶体管不同的类型。第一对晶体管和第二对晶体管被布置为基本上垂直于多个层。

背景技术

本披露涉及一种集成电路及其制造方法。

大多数时候，集成电路包括依次沉积和结构化的多个相邻层。提供电源轨以向集成电路的电池供电。集成电路的单元可包含用于存储数据的静态随机存取存储器(SRAM)单元和用于执行组合逻辑功能(例如使用与非门和或非门)的逻辑单元。提供信号线用于传输数据，例如，布尔运算的结果或(待)存储在单元(例如，SRAM单元)中的数据。集成电路的单元包括场效应晶体管(FET)，每个场效应晶体管包括漏极区域、源极区域、沟道区域和栅极区域。通常，FET形成在集成电路的最低层中。包括信号线和电源轨的层被设置在FET上方的层中。

提供了垂直互连接入触点(VIA)以将FET的漏极区、源极区和栅极连接至信号线和电源轨。每个VIA在到FET的相应区域、信号线和电源轨的界面处导致接触电容和电阻。此外，每个VIA扩大了制造集成电路所需的表面积。因此，可能需要减少制造集成电路所需的VIA的量。

此外，单独的VIA可能需要与FET的源极区和栅极、以及信号线和电源轨对准。可能需要便于制造连接在集成电路的不同层中延伸的导体的垂直结构。

发明内容

通过提供根据独立权利要求所述的集成电路和方法，克服了现有技术的缺点，并且提供了额外的优点。在从属权利要求中描述了有利的实施例。

根据实施例，提供了一种集成电路，其包括多个相邻层，其中集成电路包括多个垂直结构，其中垂直结构在基本上垂直于集成电路的层的垂直方向上延伸，其中垂直结构包括至少一个垂直连接元件和至少一个垂直沟道区域，并且其中垂直结构被布置在虚拟二维规则网格的节点之上。可以存在网格的节点，在节点上不提供垂直结构。网格的规则性可便于制造集成电路。

根据实施例，提供了一种集成电路。集成电路包括多个相邻层，多个相邻层包括一个或多个场效应晶体管(FET)(例如，第一FET和第二FET)的堆栈。每个FET包括沟道区域。堆栈的FET的沟道区域串联电连接。堆栈沿基本上垂直于层(例如，集成电路的层)的垂直方向延伸。第一FET和第二FET是相同的类型。

根据实施例，堆栈的两个相对端对应于电力支撑端和信号端。电力支撑端连接到集成电路的电源轨。信号端连接集成电路的信号线。

根据实施例，堆栈的FET是相同类型的，其中堆栈的场效应晶体管的沟道区域串联电连接，其中堆栈的两个相对端对应于电力支撑端和信号端，以及其中电源支持端连接到集成电路的电源轨。

根据实施例，集成电路内的若干单元类型(即，执行布尔运算或存储数据的单元)需要串联连接的相同类型的两个FET。在垂直方向上延伸的两个FET的堆栈可以促进功能单元内和之间的配线和布线。这可允许集成电路内更高的单元密度。

根据实施例，电源轨可以被提供为集成电路的衬底中的掩埋导电层。具体地，电源轨可以形成为重掺杂半导体区域。重掺杂半导体区可通过离子注入工艺形成。或者，可通过扩散工艺形成重掺杂半导体区。低电阻电源轨可由不同工艺选项(例如，复合方法)形成。

根据实施例，堆栈的FET的沟道区被提供在包括集成电路的电源轨的层与包括集成电路的信号线的层之间的层中。

将包括信号线的层与包括电源轨的层分离可以显著地降低集成电路的路由复杂度。特别地，可以减小VIA触点的数量和导线长度。这可允许集成电路的较高器件密度和/或集成电路的降低的功耗。

根据实施例，可以通过外延在形成电源轨的重掺杂半导体区上形成堆栈。掺杂剂浓度可在外延期间改变。