[发明专利]可用于下一代光刻法中的硬掩模制作方法

说明书

衬底的表面上的成像层可以使用下一代光刻技术进行图案化，而产生的图案化膜可被使用作为例如用于半导体装置生产的光刻掩模。

通过引用并入

PCT申请表作为本申请的一部分与本说明书同时提交。如在同时提交的PCT申请表中所标识的本申请要求享有其权益或优先权的每个申请均通过引用全文并入本文且用于所有目的。

技术领域

本公开内容涉及在衬底的表面上制作成像层的系统与方法。这种成像层可使用下一代光刻技术进行图案化，而产生的图案化膜可被使用作为例如用于半导体装置生产的光刻掩模。

背景技术

这里提供的背景描述总体呈现本技术的背景。当前指定的发明人的工作在其在此背景技术部分以及在提交申请时不能确定为现有技术的说明书的各方面中描述的范围内没有被承认作为针对本技术的现有技术。

例如集成电路之类的半导体装置的加工是涉及光刻的多步骤工艺。一般来说，该工艺包含在晶片上沉积材料、以及通过光刻技术对该材料进行图案化以形成半导体装置的结构特征(例如晶体管、导体及其他电路特征)。在本技术领域中公知的典型光刻工艺的步骤包含：准备衬底；例如通过旋转涂布，以涂敷光致抗蚀剂；将光致抗蚀剂暴露于具有期望图案的光，以使光致抗蚀剂的暴露区域更易或更不易溶于显影剂溶液；通过涂敷显影剂溶液而进行显影，以移除光致抗蚀剂的暴露或未暴露区域；以及进行后续处理(例如通过蚀刻或材料沉积)，以在衬底的区域(光致抗蚀剂已从该区域移除)上产生特征。

半导体设计的演变已产生下列需求并且被下列能力所驱使：在半导体衬底材料上产生越来越小的特征。这种技术进展已具有“摩尔定律”的特征，如在密集集成电路中的晶体管的密度每隔两年会增加一倍。的确，芯片设计与制造已经进步，以使现代的微处理器在单一芯片上可容纳数十亿个晶体管以及其他电路特征。在这种芯片上的个别特征可以为约22纳米(nm)或更小，在某些情况下小于10nm。

在制造具有这种小特征的装置时的一个挑战为可靠且可再现地产生具有足够分辨率的光刻掩模的能力。目前的光刻工艺一般是使用193nm紫外(UV)光来使光致抗蚀剂暴露。光的波长明显大于待生产在半导体衬底上的特征的期望尺寸时会引起固有的问题。需要使用复杂的分辨率增强技术(例如，多重图案化)来实现小于光的波长的特征尺寸。因此，对于发展所谓“下一代光刻”的技术有着大量的关注与研究努力，该技术是使用电子束辐射或更短波长的光，例如具有小于20nm(如13.5nm)的波长的极紫外线(EUV)辐射。

然而，下一代光刻技术可能出现挑战。例如，EUV光刻工艺的效能可能会被光源的低功率输出以及在图案化期间的光损失所限制。与在193nm UV光刻中所使用的相似的传统有机化学放大光致抗蚀剂(CAR)当使用在EUV光刻时具有潜在的缺点，尤其是，例如其在EUV区域中具有低吸收系数且光活化的化学物质的扩散可能导致模糊或线边缘粗糙。另外，为了提供将下伏装置层图案化所需的耐蚀刻性，常规CAR材料的所需厚度可能导致处于图案塌陷危险的高深宽比。因此，仍存在对于改善的EUV光致抗蚀剂材料的需求，该EUV光致抗蚀剂材料具有例如减少的厚度、较大的吸收度、以及较大的耐蚀刻性的特性。

发明内容

本公开内容提供在衬底的表面上制作成像层的方法。可使用下一代光刻技术(通常例如DUV、EUV、X光以及电子束)，将这种成像层图案化成化学不同的区域(即，表面成像)。产生的图案化膜可被使用作为例如用于半导体装置生产的光刻掩模。

在某些实现方案中，依照本公开内容的方法可包含产生SnO_x薄膜的成像层，该SnO_x薄膜是以所选择的烷基基团封端，以使其将在以EUV光照射时历经锡-碳键裂解，例如β-氢化物消除反应。在EUV图案化步骤中，可使烷基基团裂解，留下Sn-H键的区域，而未暴露表面则保持烷基封端。