[发明专利]存储器装置

说明书

本发明在于抑制存储单元的特性劣化且提高集成密度。一实施方式的存储器装置具备：第1及第2导电体，包含在相互分离的第1及第2积层体内的各自相同的层；半导体，在第1及第2积层体间包含：第1及第2部分，各自沿着与第1及第2导电体交叉的第1方向延伸，且在同层相互分离；及第3部分，在比第1及第2导电体下方，将第1及第2部分电连接；第1电荷蓄积膜，位于第1导电体与半导体的第1部分之间；第2电荷蓄积膜，位于第2导电体与半导体的第2部分之间；第1绝缘体，位于第1导电体与第1电荷蓄积膜之间；第2绝缘体，位于第2导电体与第2电荷蓄积膜之间；第3绝缘体，位于第1绝缘体与第1电荷蓄积膜之间；及第4绝缘体，位于第2绝缘体与第2电荷蓄积膜之间。第3及第4绝缘体的介电常数大于第1及第2绝缘体的介电常数。

技术领域

实施方式涉及一种存储器装置。

背景技术

已知有可非易失性存储数据的存储器装置。在所述存储器装置中，研究用于高集成化、大电容化的3维存储器构造。

[背景技术文献]

[专利文献]

专利文献1：日本专利特开2017-163044号公报

专利文献2：美国专利申请公开第2017/0263780号说明书

专利文献3：美国专利第9666594号说明书

发明内容

[发明要解决的问题]

本发明在于抑制存储单元的特性劣化，且提高集成密度。

[解决问题的技术手段]

实施方式的存储器装置具备：第1导电体，包含在沿着第1方向积层的第1积层体；第2导电体，包含在与所述第1积层体分离并沿着所述第1方向积层的第2积层体，且与所述第1导电体同层；第1半导体，在所述第1积层体与所述第2积层体之间包含第1部分及第2部分，它们各自沿着所述第1方向延伸，且在同层中相互分离；及第3部分，在比所述第1导电体及所述第2导电体下方，将所述第1部分与所述第2部分电连接；第1电荷蓄积膜，位于所述第1导电体与所述第1半导体的所述第1部分之间；第2电荷蓄积膜，位于所述第2导电体与所述第1半导体的所述第2部分之间；第1绝缘体第1绝缘体，位于所述第1导电体与所述第1电荷蓄积膜之间；第2绝缘体，位于所述第2导电体与所述第2电荷蓄积膜之间；第3绝缘体，位于所述第1绝缘体与所述第1电荷蓄积膜之间；及第4绝缘体，位于所述第2绝缘体与所述第2电荷蓄积膜之间；且所述第3绝缘体及所述第4绝缘体的介电常数大于所述第1绝缘体及所述第2绝缘体的介电常数。

附图说明

图1是表示包含第1实施方式的存储器装置的存储器系统的构成的框图。

图2是表示第1实施方式的存储器装置的存储单元阵列的电路构成图。

图3是从上方观察第1实施方式的存储器装置的存储单元阵列的平面布局。

图4是沿着图3的IV-IV线的存储单元阵列的纵向剖视图。

图5是沿着图4的V-V线的存储单元阵列的横向剖面中与图3的V区域对应的横向剖视图。

图6是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。

图7是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向剖视图。

图8是沿着图7的VIII-VIII线的存储单元阵列的横向的剖视图。

图9是用于说明第1实施方式的存储器装置的制造步骤的存储单元阵列的纵向的剖视图。

图10是沿着图9的X-X线的存储单元阵列的横向的剖视图。