[发明专利]使用外延半导体沟道和掩埋源极线的三维存储器器件及其制造方法

说明书

本发明公开了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于单晶半导体层上方；单晶外延源极半导体层，该单晶外延源极半导体层位于该单晶半导体层与该交替堆叠之间并且与该单晶半导体层外延对准；和存储器堆叠结构，该存储器堆叠结构竖直延伸穿过该交替堆叠并且包括存储器膜和外延竖直半导体沟道，该外延竖直半导体沟道包括在界面处与该外延源极半导体层外延对准的单晶半导体材料。

相关申请

本申请要求提交于2019年5月9日的美国非临时专利申请序列号16/407,310的优先权权益，该美国非临时专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及使用外延半导体沟道和掩埋源极线的三维存储器器件及其制造方法。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的实施方案，三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于单晶半导体层上方；单晶外延源极半导体层，该单晶外延源极半导体层位于该单晶半导体层与该交替堆叠之间并且与该单晶半导体层外延对准；和存储器堆叠结构，该存储器堆叠结构竖直延伸穿过该交替堆叠并且包括存储器膜和外延竖直半导体沟道，该外延竖直半导体沟道包括在界面处与该外延源极半导体层外延对准的单晶半导体材料。

根据本公开的另一个实施方案，提供了一种形成三维半导体器件的方法，该方法包括：在单晶半导体层上方形成源极层级牺牲层；在该源极层级牺牲层上方形成绝缘层和牺牲材料层的交替堆叠；形成穿过所述交替堆叠的存储器开口；在该存储器开口中形成过程中存储器开口填充结构，该过程中存储器开口填充结构包括存储器膜和牺牲填充结构；通过对于该过程中存储器开口填充结构中的材料选择性地移除该源极层级牺牲层来形成源极腔体；通过使用第一选择性外延工艺使第一外延半导体材料在该源极腔体中生长来在该源极腔体中形成外延源极半导体层；通过对于该存储器膜和该外延源极半导体层选择性地移除该牺牲填充结构来形成存储器腔体；通过使第二外延半导体材料从该外延源极材料体层的表面生长穿过该存储器腔体来在该存储器腔体中形成外延竖直半导体沟道；以及用导电层替换所述牺牲材料层。

附图说明

图1是根据本公开的实施方案的在单晶半导体层上方形成过程中源极层级材料层以及第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。

图2是根据本公开的实施方案的在对第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层进行图案化之后的示例性结构的竖直剖面图。

图3A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。

图3B是图3A的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图3A的竖直剖面图的平面。

图4是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。

图5是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。

图6A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。

图6B是沿图6A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图6A的竖直剖面图的平面。