[发明专利]存储器装置在审

申请号：	201980089164.7	申请日：	2019-09-17
公开（公告）号：	CN113316847A	公开（公告）日：	2021-08-27
发明（设计）人：	平山佳奈;内山泰宏;中塚圭祐	申请（专利权）人：	铠侠股份有限公司
主分类号：	H01L27/11556	分类号：	H01L27/11556
代理公司：	北京律盟知识产权代理有限责任公司 11287	代理人：	杨林勳
地址：	日本***	国省代码：	暂无信息
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摘要：
搜索关键词：	存储器装置
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【说明书】：

本发明抑制芯片尺寸增加。一实施方式的存储器装置具备：多个第1导电体，沿着第1方向积层；第2导电体、第3导电体及第4导电体，在所述多个第1导电体的上方积层在同一层；多个第5导电体，沿着所述第1方向积层；第6导电体，积层在所述多个第5导电体的上方；第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；及第3半导体，沿着所述第1方向在所述第4导电体与所述第6导电体之间延伸。

技术领域

实施方式涉及一种存储器装置。

背景技术

已知有能够非易失地存储数据的存储器装置。关于该存储器装置，正研究用于高度集成化、大容量化的三维存储器结构。

背景技术文献

专利文献

专利文献1：日本专利特开2018-164070号公报

专利文献2：美国专利第9837431号说明书

专利文献3：美国专利第9935124号说明书

发明内容

[发明要解决的问题]

抑制芯片尺寸增加。

[解决问题的技术手段]

实施方式的存储器装置具备：多个第1导电体，沿着第1方向积层；第2导电体、第3导电体及第4导电体，在所述多个第1导电体的上方积层在同一层；多个第5导电体，沿着所述第1方向积层；第6导电体，积层在所述多个第5导电体的上方；第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；及第3半导体，沿着所述第1方向在所述第4导电体与所述第6导电体之间延伸。

附图说明

图1是表示包含第1实施方式的存储器装置的存储器系统的构成的框图。

图2是表示第1实施方式的存储器装置的存储单元阵列的电路构成图。

图3是表示第1实施方式的存储器装置的存储单元阵列内的2个存储器串的电路构成图。

图4是从上方观察第1实施方式的存储器装置的存储单元阵列所得的平面布局。

图5是沿着图4的V-V线的存储器柱的纵向剖视图。

图6是沿着图5的VI-VI线的存储器柱的横向剖视图。

图7是沿着图4的VII-VII线的接线区域的纵向剖视图。

图8是沿着图4的VIII-VIII线的接线区域的纵向剖视图。

图9是表示第1实施方式的存储器装置中的写入动作的示意图。

图10是表示第1实施方式的存储器装置中的读出动作的示意图。

图11是用来说明第1实施方式的存储器装置的制造步骤的从上方观察存储单元阵列所得的平面布局。