[发明专利]制造屏蔽栅极沟槽MOSFET装置的方法

说明书

提供了一种屏蔽栅极沟槽MOSFET装置结构。该装置结构包括在覆盖n+硅衬底的n型外延硅层中形成的MOS栅极沟槽和p体接触沟槽。每个MOS栅极沟槽包括栅极沟槽堆叠体，该栅极沟槽堆叠体具有由中间多晶硅氧化物(IPO)层与上n+栅极多晶硅层分离的下n+屏蔽多晶硅层。IPO层可以通过沉积硅氧化物层或热生长具有最小厚度变化的多晶硅氧化物层来形成。该方法用于在自对准或非自对准的屏蔽栅极沟槽MOSFET装置制造中形成MOS栅极沟槽和p体接触沟槽两者。

相关申请的交叉引用

本申请是2019年3月1日提交的美国专利申请No.16/290,834的部分继续申请，该申请涉及并要求2018年3月1日提交的美国临时专利申请No.62/637,274的优先权，它们的全部内容通过引用明确并入本文。

技术领域

本发明涉及半导体装置，更具体地，涉及装置结构和形成沟槽金属氧化物半导体场效应晶体管(MOSFET)装置的方法。

背景技术

在功率金属氧化物半导体场效应晶体管(MOSFET)装置中，由于新结构、先进工艺技术和工具的可用性，每平方面积的电阻不断降低，MOSFET产品的裸芯尺寸也越来越小。与低性能较大裸芯面积型功率MOSFET相比，具有较小裸芯尺寸的先进沟槽MOSFET产品中要解决几个挑战，例如：(1)增加的较小裸芯的热阻，以及(2)在非钳位电感、高dv/dt以及二极管恢复操作模式下，提高MOSFET的鲁棒性以处理更高的电流密度。

制造更薄的裸芯和改善的功率装置封装可以解决功率MOSFET装置中的热阻相关的问题。改善更小裸芯中的功率MOSFET装置的鲁棒性包括例如(1)提供结构和工艺以在MOSFET主体的中间将击穿局部化，(2)确保装置雪崩击穿发生在有源装置单元(MOSFET)而不是终端区域，(3)保持极低的p体源极短路阻抗，以防止MOSFET的寄生NPN双极晶体管导通。非自对准的p体接触与沟槽的掩模未对准导致MOSFET的p体和n+源之间的短路电阻增加。

发明内容

本发明的一方面包括一种用于形成屏蔽栅极沟道MOSFET装置的方法，该方法包括：提供覆盖半导体衬底的具有第一类型导电性的硅层；在硅层的前表面上形成以交替方式设置在前表面的有源区域中的多个栅极沟槽和接触沟槽的阵列，栅极沟槽和接触沟槽的阵列从前表面朝向半导体衬底正交地延伸，其中每个栅极沟槽限定第一深度和第一宽度并且每个接触沟槽限定第二深度和第二宽度，并且其中第一深度和第一宽度分别大于第二深度和第二宽度；在每个栅极沟槽中形成栅极沟槽堆叠体，包括：在每个栅极沟槽的侧壁和底壁上生长包括硅氧化物的屏蔽氧化物层；在栅极沟槽内的屏蔽氧化物层上形成第一掺杂多晶硅层；在第一掺杂多晶硅层上形成硅氧化物层；在硅氧化物层上形成未掺杂的多晶硅层；将侧壁上的屏蔽氧化物层的暴露部分的厚度减小到预定厚度；移除未掺杂的多晶硅层以暴露下面的硅氧化物层；从栅极沟槽的侧壁蚀刻具有预定厚度的屏蔽氧化物层，这导致在硅氧化物层上方的沟槽侧壁的暴露表面，其中蚀刻具有预定厚度的屏蔽氧化物层也将硅氧化物层的厚度减小相同的预定厚度；在沟槽侧壁和暴露的硅表面上生长栅极氧化物层；以及在栅极氧化物层和硅氧化物层上形成第二掺杂多晶硅层并对第二掺杂多晶硅层进行平坦化。