[发明专利]具有经改进感测结构的存储器装置

说明书

本公开涉及一种存储器装置，其具有经改进感测结构且包含：‑存储器阵列，其包括多个存储器单元子阵列且在存储器块中构造；‑感测放大器，其耦合到所述存储器单元；‑经修改JTAG单元，其并行耦合到所述感测放大器的输出且以扫描链结构串行互连，由此集成JTAG结构和所述感测放大器。与每个子阵列相关联的所述扫描链结构经互连以形成唯一链作为边界扫描寄存器。此外，边界扫描寄存器是用于测试所述感测放大器的互连的测试结构。

技术领域

本发明涉及存储器装置，且更具体地说，涉及允许替代SoC装置中的嵌入式存储器部分且构造有经改进感测电路系统使得能够执行感测放大器的数字测试的存储器装置或组件。

背景技术

片上系统或SoC是一种集成计算机或其它电子系统的所有组件的半导体集成电路。这些组件通常包含中央处理单元(CPU)、存储器部分、输入/输出端口和辅助存储组件，它们全都在单个半导体衬底上。

SoC装置可含有数字、模拟、混合信号，并且常常含有射频信号处理功能，这取决于应用。当它们集成在单个电子衬底上，相比于具有等效功能的多芯片设计，SoC装置消耗的电力可少得多，且占用的面积也少得多。当今，SoC装置在移动计算、嵌入式系统和物联网中非常常见。

特别是在汽车领域，需要处理SoC装置，包含控制器、存储器以及与许多外部传感器和致动器的连接。此外，这些SoC装置的控制器需要具有长寿命和极高的可靠性，并以低初始时延时间和可能的最大吞吐量与嵌入在SoC装置中的存储器部分一起工作。

非易失性快闪存储器是当今现代电子系统的基本构建块之一，包含用于汽车应用的SoC装置，特别是用于实时操作系统，即RTOS。它们在速度、消耗、可变性、非易失性和系统可重配置性日益重要的方面的表现已经推动了片上系统装置中的快闪存储器集成的发展。

然而，快闪集成在系统和电路/技术层面引入了许多需要仔细设计的问题。从系统的角度来看，SoC装置中要集成的快闪存储器类型的选择涉及几个方面；根据具体的应用和要求，最重要的是它们的产量、成本、功耗、可靠性和性能要求。

此外，当光刻节点例如低于28nm时以及当嵌入式宏快闪可能是SoC的最大部分时，SoC装置中的嵌入式存储器很难管理。

附图说明

图1是根据本公开且包含替代先前SoC装置的嵌入式存储器部分的存储器组件的片上系统装置的示意图和透视图；

图2是根据本公开的存储器组件的示意图；

图3示出图2的非易失性存储器组件中包含根据本公开的布局配置的部分的示意图；

图4是根据本公开的一个实施例的由存储器阵列的多个行形成的存储器块的示意图；

图5是图4的存储器块的存储器行中的扩展存储器页的示意图；

图6是图3中示出的存储器部分的细节的示意图；

图7是根据本公开的通用存储器单元和包含经修改JTAG单元的对应感测放大器之间的连接的示意图；

图8示意性地示出根据本公开的存储器组件的更详细内部结构；

图9是在图6和7中示出且根据本公开修改的JTAG单元的示意图；

图10示出使用根据第1149.1号IEEE标准配置的边界扫描单元但包含图9的经修改JTAG单元的标准结构架构的示意图。

具体实施方式

参考那些图，本文将公开涉及非易失性存储器装置或组件和用于此类存储器装置的主机装置的设备和方法。