[发明专利]半导体存储装置及其制造方法

说明书

一实施方式的半导体存储装置具备：第1积层体，在基板上沿垂直于基板的第1方向，交替积层着多层第1电极层与多层第1绝缘层；多层半导体膜，沿第1方向贯通第1积层体；第2积层体，在第1积层体上沿第1方向，交替积层着多层第2电极层与多层第2绝缘层；及多个接触插塞，沿第1方向贯通第2积层体，且个别地连接于多层半导体膜中的每一层与多层第2电极层中的每一层。

技术领域

本发明的实施方式涉及一种半导体存储装置及其制造方法。

背景技术

半导体存储装置的一例也就是3维积层型半导体存储器具备积层有作为字线发挥功能的第1电极层的积层体。在所述积层体上形成作为通道发挥功能的半导体膜。此外，作为位线发挥功能的第2电极层配置于所述积层体上，与所述半导体膜电连接。

现有技术文献

专利文献

专利文献1：日本专利特开2019-4146号公报

发明内容

[发明要解决的问题]

在所述3维积层型半导体存储器中，如果为改善集成度而增加第1电极层的积层数，那么谋求第2电极层的微细化。然而，第2电极层的微细化可能会招致电阻增加、及与半导体膜的连接不良的事态。

本发明的实施方式提供一种能应对电极层的积层数的增加的半导体存储装置及其制造方法。

[解决问题的技术手段]

一实施方式的半导体存储装置具备：第1积层体，在基板上沿垂直于基板的第1方向交替积层着多层第1电极层与多层第1绝缘层；多层半导体膜，沿第1方向贯通第1积层体；第2积层体，在第1积层体上沿第1方向交替积层着多层第2电极层与多层第2绝缘层；及多个接触插塞，沿第1方向贯通第2积层体，且个别地连接于多层半导体膜中的每一层与多层第2电极层中的每一层。

[发明的效果]

根据一实施方式，能应对电极层的积层数增加。

附图说明

图1是表示第1实施方式的半导体存储装置的要部构造的立体图。

图2(a)是第1实施方式的半导体存储装置的概略俯视图，(b)是沿(a)所示的切断线A1-A1的剖视图。

图3是放大存储器膜及半导体膜的一部分的剖视图。

图4(a)是表示第1积层体、存储器膜、及半导体膜的形成步骤的俯视图，(b)是沿(a)所示的切断线A2-A2的剖视图。

图5(a)是表示第2积层体的形成步骤的俯视图，(b)是沿(a)所示的切断线A3-A3的剖视图。

图6(a)是表示掩模的形成步骤的俯视图，(b)是沿(a)所示的切断线A4-A4的剖视图。

图7(a)是表示第1接触孔的形成步骤的俯视图，(b)是沿(a)所示的切断线A5-A5的剖视图。

图8(a)是表示第2接触孔的形成步骤的俯视图，(b)是沿(a)所示的切断线A6-A6的剖视图。

图9(a)是表示牺牲层的去除步骤的俯视图，(b)是沿(a)所示的切断线A7-A7的剖视图。

图10(a)是表示绝缘膜的形成步骤的俯视图，(b)是沿(a)所示的切断线A8-A8的剖视图。

图11(a)是表示接触插塞的形成步骤的俯视图，(b)是沿(a)所示的切断线A9-A9的剖视图。

图12是表示比较例的半导体存储装置的构造的立体图。

图13(a)是表示变化例的第2积层体的形成步骤的俯视图，(b)是沿(a)所示的切断线B1-B1的剖视图。