[发明专利]三维存储器、制备方法及电子设备

说明书

本发明提供一种三维存储器、制备方法及电子设备，三维存储器包括栅叠层结构、共源极、顶部选择栅切线及沟道，通过将顶部选择栅切线自栅叠层结构的上表面向内延伸，并在相邻的共源极之间形成至少2个顶部选择栅切线，且交错排布，在相邻的顶部选择栅切线中，位于上方的顶部选择栅切线与位于下方的顶部选择栅切线与同一绝缘层接触，以在横向上，使得相邻的栅缝隙间仅具有1个顶部选择栅切线，从而可基于栅缝隙有效去除牺牲层，制备高集成度、高存储容量的三维存储器。

技术领域

本发明属于半导体技术领域，涉及一种三维存储器、制备方法及电子设备。

背景技术

随着集成电路的飞速发展，为满足人们对存储容量需求的不断提高，三维存储器走进人们的生活。

三维存储器是业界所研发的一种新兴的闪存，通过垂直堆叠多层数据存储单元以解决二维或者平面闪存的限制性，其具备卓越的精度，支持在较小的空间内容纳较高的存储容量，进而有效降低成本和能耗。

目前，在64层的三维存储器中，通常是在两栅缝隙(Gate Line Slit，GLS)之间设置9行沟道，这9行沟道对应于一个顶部选择栅极(Top Select Gate，TSG)，因此简称为“9孔沟道阵列(9Hole Array Channel Hole)”。在9孔沟道阵列中，通常顶部选择栅极通过1个顶部选择栅切线(Top Select Gate Cut，TSG-Cut)而被分割为两部分，且顶部选择栅切线一般由绝缘的氧化物材料形成，以作为顶部选择栅极的阻挡沟道使用。

然而，随着集成电路的发展，人们期望在较小的空间内，获得集成度更高、存储容量更大的三维存储器，因此期望在两栅缝隙间形成更多的行沟道。然而在进行研究时发现，当在两栅缝隙间形成更多的行沟道时，需要在两栅缝隙间形成多个顶部选择栅切线，但现有的三维存储器，若在相邻的栅缝隙间形成多个顶部选择栅切线，由于顶部选择栅切线需要由绝缘的氧化物材料形成，因此在形成多个顶部选择栅切线之后，无法基于栅缝隙去除位于相邻的顶部选择栅切线之间的牺牲层，从而难以制备高集成度、高存储容量的三维存储器。

因此，提供一种新型的三维存储器、制备方法及电子设备，实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种新型的三维存储器、制备方法及电子设备，用于解决现有技术中在形成多个顶部选择栅切线之后，无法基于栅缝隙去除位于相邻的顶部选择栅切线之间的牺牲层，从而难以制备高集成度、高存储容量的三维存储器的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器，所述三维存储器包括：

栅叠层结构，包括栅极导体及将相邻的所述栅极导体隔开的绝缘层；

共源极，贯穿所述栅叠层结构；

顶部选择栅切线，自所述栅叠层结构的上表面向内延伸，其中，相邻的所述共源极之间至少具有2个所述顶部选择栅切线，且交错排布，位于上方的所述顶部选择栅切线与位于下方的所述顶部选择栅切线与同一所述绝缘层接触；

沟道，贯穿所述栅叠层结构，且相邻的所述顶部选择栅切线之间具有所述沟道。

可选地，相邻的所述共源极之间具有14行所述沟道。

可选地，相邻的所述共源极之间具有2个所述顶部选择栅切线，且2个所述顶部选择栅切线沿着14行所述沟道的等分线设置。

可选地，相邻的所述共源极之间具有5n-1行所述沟道，其中n≥4，且为整数。

可选地，相邻的所述共源极之间具有n-1个所述顶部选择栅切线，且n-1个所述顶部选择栅切线沿着5n-1行所述沟道的等分线设置。

可选地，所述顶部选择栅切线的排布方式包括正倾斜式及负倾斜式中的一种或组合。