[发明专利]膜层结构、膜层结构沉积方法及设备

说明书

本发明提供一种膜层结构、膜层结构沉积方法及设备，膜层结构沉积方法包括如下步骤：提供一批次基底；及采用原子层沉积工艺同时于该批次基底上沉积膜层结构。本发明的膜层结构沉积方法通过采用原子沉积工艺同时于一批次基底上沉积膜层结构，在保证产能的前提下，可以在每个沉积周期中均有足够的时间进行通气及吹扫，每个沉积周期中具有足够的时间完成吸附和排气以实现充分的原子沉积，可以降低膜层结构中的正应力，减少膜层结构中的F含量，降低膜层结构的电阻率，提高膜层结构的良率。

技术领域

本发明属于集成电路技术领域，特别是涉及一种膜层结构、膜层结构沉积方法及设备。

背景技术

W(钨)金属被广泛应用于3D NAND(三维存储器)、逻辑存储器及动态随机存取存储器(DRAM)的生产中。传统的钨工艺根据填孔能力的需求有PVD(物理气相沉积)工艺、CVD(化学气相沉积)工艺和ALD(原子层沉积)工艺，其中，CVD工艺和ALD工艺具有高填充性能、低电阻率和高的电迁移特性被广泛应用。

目前，均采用单腔体式工艺形成钨金属，即一次仅对一片基底进行处理；在采用单腔体式工艺形成钨金属时，一般采用WF₆(六氟化钨)与H₂(氢气)在高温(200℃～450℃)发生化学反应而生成；为了保证量产，化学反应过程中每个反应周期中通气及吹扫的时间较短，反应不够充分且反应副产物排出不彻底，又3D NAND中的叠层结构的层数较多，体表面积很大，不充分的通气及吹扫会使得形成钨薄膜中内具有较大的正应力(张应力)，而较大的正应力会导致基底变形，使得黄光对准几率较低，使得产品良率大大降低；同时，由于每个反应周期中通气及吹扫的时间较短，会导致形成的钨薄膜的电阻率较高，且钨薄膜中的F(氟)含量较高，进一步影响产品的良率。综上可知，随着3D NAND对应力、电阻率及F含量的要求越来越高，单腔体式工艺形成的钨薄膜已无法满足3D NAND对应力、电阻率及F含量的要求。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种膜层结构、膜层结构沉积方法及设备，用于解决现有技术中由于采用单腔体式工艺形成钨薄膜而导致的钨薄膜正应力较大、电阻率较高、F含量较高及产品良率较低，进而无法满足3D NAND对应力、电阻率及F含量的要求的问题。

为实现上述目的及其他相关目的，本发明提供一种膜层结构沉积方法，所述膜层结构沉积方法包括如下步骤：

提供一批次基底；及

采用原子层沉积工艺同时于该批次所述基底上沉积膜层结构。

本发明的膜层结构沉积方法通过采用原子沉积工艺同时于一批次基底上沉积膜层结构，在保证产能的前提下，可以在每个沉积周期中均有足够的时间进行通气及吹扫，每个沉积周期中具有足够的时间完成吸附和排气以实现充分的原子沉积，可以降低膜层结构中的正应力，减少膜层结构中的F含量，降低膜层结构的电阻率，提高膜层结构的良率。

可选地，采用原子层沉积工艺同时于该批次所述基底上沉积所述膜层结构包括：执行若干个沉积周期，各所述沉积周期均包括如下步骤：

向该批所述基底提供前驱体，所述前驱体吸附于所述基底上；

对该批次所述基底进行第一次吹扫；

向该批次所述基底提供还原性气体，所述还原性气体与所述基底上吸附的所述前驱体反应以于所述基底上形成薄膜层；

对该批次所述基底进行第二次吹扫；

各所述沉积周期形成的所述薄膜层共同构成所述膜层结构。

可选地，所述膜层结构包括钨膜层结构；所述前驱体包括含钨前驱体，所述还原性气体包括含氢还原性气体；使用惰性气体对所述基底进行第一次吹扫及第二次吹扫。