[发明专利]非同步循序渐进式暂存器模拟至数字转换器

说明书

本发明提供了一种非同步循序渐进式暂存器模拟至数字转换器，其包含模拟信号输入端接收模拟信号；取样维持电路取样模拟信号，以取得并维持一取样电压；差值放大器放大取样电压与一转换电压之间的差值，以输出正与负输出电压信号；比较锁存电路比较正与负输出电压信号，以产生并锁存一比较结果，且当接收到稳态信号时，比较锁存电路输出比较结果。循序渐进式暂存器回应比较结果以储存并调整一数字测试值。数字至模拟转换器用以将数字测试值转换成转换电压；比较器比较正输出电压信号以及负输出电压信号，以输出稳态信号。

技术领域

本发明有关于一种非同步循序渐进式暂存器模拟至数字转换器，特别是有关于一种能动态判断每个位转换所需的延迟时间的非同步循序渐进式暂存器模拟至数字转换器。

背景技术

在传统同步(Synchronous)式的循序渐进式(Successive ApproximationRegister，SAR)模拟数字转换器(analog-to-digital converter，ADC)的电路设计时，在同步式的循序渐进式模拟数字转换器正式运作前，可先进行校正(calibration)，以避免循序渐进式模拟数字转换器本身的非理想效应所造成的误差。然而，随着对于循序渐进式模拟数字转换器的应用上有高速(High speed)、高效能(High performance)，以及低功耗(lowpower)的需求，因此，发展出了非同步式(Asynchronous)的循序渐进式模拟数字转换器。

请参阅图1，其显示现有技术中的非同步式循序渐进式模拟数字转换器。循序渐进式暂存器(SAR)13接收一个时脉CLK，并包含一个暂存器值131，循序渐进式暂存器13会以不断改变暂存器值131而使其逐渐接近一模拟信号101。例如，当与0.312V的模拟信号101进行比较时，在循序渐进式暂存器13中的暂存器值131可以开始是0.5，然后是0.25，然后是0.375，然后是0.313，然后是0.281，然后是0.296，然后是0.304，然后是0.308，然后是0.31，然后是0.311，最后是0.312。当转换完成，循序渐进式暂存器13会输出一转换完成信号EOC(End of Conversion)。循序渐进式暂存器13输出当前的暂存器值131到数字至模拟转换器(DAC)14。数字至模拟转换器接收一参考电压VREF，并根据参考电压VREF将所接收的暂存器值131转换成一转换电压VDAC。

模拟信号101经由一模拟信号输入端VIN被施加到取样维持电路(Sample andHoldCircuit)16上，其取样并保持模拟信号101的电压值。例如，取样维持电路的一电容器可以由模拟信号101的电压进行充电，然后此电容器与模拟信号101隔离，藉此保持输入模拟信号101的电压值。取样维持电路16取样的输入电压的取样电压161施加在比较器11的负输入端。转换电压VDAC施加在比较器11的正输入端。

比较器11比较转换电压VDAC和模拟信号101的取样电压161，当转换电压VDAC高于取样电压161时，比较器11产生一高电平的输出信号111，表示循序渐进式暂存器13里的暂存器值太高。脉冲产生器12接收比较器11的输出信号后，产生对应输出信号的电平的一脉冲信号121至循序渐进式暂存器13，藉此循序渐进式暂存器13的暂存器值可以降低或增加。例如，当比较器11输出的是高电平的输出信号，则脉冲信号用以控制循序渐进式暂存器13的暂存器值降低；当比较器11输出的是低电平的输出信号，则脉冲信号用以控制循序渐进式暂存器13的暂存器值增加。

在实际应用时，由于放大器(OP)及比较器(Comparator)的增益(gain)都是有限的，当两个输入信号之间的差异很小时，放大器及比较器需要更多的反应时间来产生放大后的信号，此造成放大器及比较器的亚稳态状态(metastable state)，如果在亚稳态状态期间接收比较器的输出信号，可能会接收到错误信号而造成模拟数字转换器输出不正确的结果。此外，当转换到不同位时，由于取样电压161与转换电压VDAC的电压差异不同，放大器及比较器的亚稳态状态时间也不同，因此现有技术中的非同步循序渐进式暂存器模拟至数字转换器会增设一延迟调整模组15，其包含一动态延迟单元151以及一固定延迟单元152。