[发明专利]半导体存储装置

说明书

实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置包含连接于位线与源极线之间的存储单元、连接于存储单元的栅极的字线、以及执行读出动作的控制器。在读出动作中，控制器对字线(WLsel)施加第1读出电压(NR)与第2读出电压(BR)，在施加第1读出电压的第1时刻与施加第2读出电压的第2时刻分别读出数据。控制器在第1时刻与第2时刻，分别对源极线施加第1电压(Vsrc)，在对字线施加第1读出电压期间且在第1时刻之前对源极线施加高于第1电压的第2电压，在对字线施加第2读出电压期间且在第2时刻之前对源极线施加低于第1电压的第3电压。

[相关申请案]

本申请案享有以日本专利申请案2019-126990号(申请日：2019年7月8日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有能够非易失地存储数据的NAND(Not and，与非)型闪速存储器。

发明内容

实施方式提供一种能够使读出动作高速化的半导体存储装置。

实施方式的半导体存储装置包含位线、源极线、连接于位线与源极线之间的存储单元、连接于存储单元的栅极的字线、以及执行读出动作的控制器。在读出动作中，控制器对字线施加第1读出电压与第2读出电压，在施加第1读出电压的第1时刻与施加第2读出电压的第2时刻分别读出数据。控制器在第1时刻与第2时刻，分别对源极线施加第1电压，在对字线施加第1读出电压的期间且在第1时刻之前对源极线施加高于第1电压的第2电压，在对字线施加第2读出电压的期间且在第2时刻之前对源极线施加低于第1电压的第3电压。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。

图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器单元的电路构成的一例的电路图。

图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的单元区域内的详细平面布局的一例的俯视图。

图8是表示第1实施方式的半导体存储装置所具备的存储单元阵列的单元区域内的截面构造的一例的沿着图7的VIII-VIII线的剖视图。

图9是表示第1实施方式的半导体存储装置中的存储器柱的截面构造的一例的沿着图8的IX-IX线的剖视图。

图10是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域内的详细平面布局的一例的俯视图。

图11是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域内的截面构造的一例的沿着图10的XI-XI线的剖视图。

图12是表示适用于第1实施方式的半导体存储装置中的存储单元晶体管的数据分配的一例的图。

图13是表示第1实施方式的半导体存储装置的读出动作中的突跳动作的设定的一例的表格。

图14是表示第1实施方式的半导体存储装置中的读出动作的一例的时序图。