[发明专利]连接接口电路、存储器存储装置及锁相回路电路校正方法

说明书

本发明的一范例实施例提供一种锁相回路电路校正方法，其用于包括可复写式非易失性存储器模块的存储器存储装置。所述方法包括：从主机系统接收第一信号；由所述存储器存储装置产生抖动信号；根据所述第一信号与所述抖动信号产生第二信号；由锁相回路电路对所述第二信号执行锁相操作以产生第三信号；以及根据所述第一信号与所述第三信号之间的时间差的变化校正所述锁相回路电路的电气参数。

技术领域

本发明涉及一种锁相回路(Phase-locked loop,PLL)电路的校正机制，尤其涉及一种连接接口电路、存储器存储装置及锁相回路电路校正方法。

背景技术

锁相回路在通讯领域中应用广泛。在锁相回路中，根据反馈信号，参考信号与输出信号可被锁定在相同的频率与相位，藉以降低因信号在传递过程中产生频率偏移而在接收端电路产生的信号误差。在某些应用上，锁相回路的回路频宽(loop bandwidth)必须被控制在特定范围。但是，锁相回路的回路频宽很容易因外在环境(例如温度)、制程误差或电压变化而相应地变化，使得锁相回路的回路频宽校正不易。此外，若通过检测锁相回路所输出的信号的眼宽或眼高等参数来校正锁相回路，则一般需要使用额外的芯片来执行眼宽或眼高检测，造成电路面积过大和/或增加系统耗能。

发明内容

本发明提供一种连接接口电路、存储器存储装置及锁相回路电路校正方法，可有效校正锁相回路的电气参数。

本发明的范例实施例提供一种连接接口电路，其用于将存储器存储装置连接至主机系统，所述连接接口电路包括校正电路、抖动产生电路及锁相回路电路。所述校正电路用以提供抖动信号。所述抖动产生电路用以接收来自所述主机系统的第一信号并根据所述第一信号与所述抖动信号产生第二信号。所述锁相回路电路连接至所述抖动产生电路与所述校正电路并且用以对所述第二信号执行锁相操作以产生第三信号。所述校正电路更用以根据所述第一信号与所述第三信号之间的时间差的变化校正所述锁相回路电路的电气参数。

在本发明的一实施例中，所述校正电路根据所述第一信号与所述第三信号之间的所述时间差的变化校正所述锁相回路电路的所述电气参数的操作包括：调整所述锁相回路电路的至少一电路参数，以校正所述锁相回路电路的回路频宽或回路抖动峰值。

在本发明的一实施例中，所述校正电路调整所述锁相回路电路的所述至少一电路参数的操作包括：调整所述锁相回路电路的闭回路路径上的电流、阻抗及增益的至少其中之一。

在本发明的一实施例中，所述时间差包括第一时间差与第二时间差，所述第一时间差不同于所述第二时间差，且所述校正电路包括抖动控制电路、时间至数字转换器电路及控制电路。所述抖动控制电路用以提供所述抖动信号。所述时间至数字转换器电路用以检测所述第一时间差与所述第二时间差并根据所述第一时间差与所述第二时间差产生数字值。所述控制电路连接至所述抖动控制电路与所述时间至数字转换器电路并根据所述数字值校正所述锁相回路电路的所述电气参数。

在本发明的一实施例中，所述校正电路根据所述第一信号与所述第三信号之间的所述时间差的变化校正所述锁相回路电路的所述电气参数的操作包括：将所述抖动信号的频率设定为第一频率；在对根据所述第一信号与具有所述第一频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，比较所述第一信号与所述第三信号以产生第一数字值；根据所述第一数字值决定目标值；将所述抖动信号的所述频率设定为第二频率，其中所述第二频率不同于所述第一频率；在对根据所述第一信号与具有所述第二频率的所述抖动信号产生的所述第二信号进行所述锁相操作后，比较所述第一信号与所述第三信号以产生第二数字值；以及根据所述目标值与所述第二数字值校正所述锁相回路电路的所述电气参数。