[发明专利]沟槽栅MOSFET功率半导体器件及其多晶硅填充方法和制造方法

说明书

本申请公开了沟槽栅MOSFET功率半导体器件及其多晶硅填充方法和制造方法。该填充方法包括：在半导体衬底上的外延层中形成沟槽；在所述外延层表面和沟槽中形成绝缘层，所述绝缘层围绕沟槽形成空腔；在所述外延层表面和所述空腔中形成第i多晶硅层；对所述第i多晶硅层进行回蚀刻；在暴露出的所述第i多晶硅层内部的空洞或缝隙上形成第i+1多晶硅层；去除位于所述外延层表面上方的所述第i+1多晶硅层和位于所述外延层表面上方的所述绝缘层，所述第i多晶硅层至所述第i+1多晶硅层形成屏蔽导体。本申请在沟槽中形成多个多晶硅层以消除空洞或缝隙，从而可以提高功率半导体器件的良率、可靠性和延长寿命。

技术领域

本发明涉及功率半导体器件制造技术领域，尤其涉及耐压高的沟槽栅MOSFET功率半导体器件及其多晶硅填充方法和制造方法。

背景技术

现有技术的功率半导体器件的示意性结构图如图1所示。作为示例，该功率半导体器件为沟槽栅MOSFET功率半导体器件。

如图1所示，沟槽栅MOSFET功率半导体器件100包括位于半导体衬底101上的外延层102中的多个沟槽120。

图2a至图2h分别示出图1所示功率半导体器件的制造方法在不同阶段的截面图。

如图2a所示，在半导体衬底101上的外延层102中形成深度为h1的沟槽120。

对于不同耐压等级的沟槽栅MOSFET功率半导体器件，沟槽120的深度不一样。通常耐压越高沟槽120的深度越深。例如，对于耐压120V以上的器件，沟槽120的深度一般在5微米以上。

如图2b所示，在外延层102的表面和沟槽形成绝缘层121。

绝缘层121例如由氧化物组成。用于形成绝缘层121的工艺包括热氧化或化学气相沉积CVD，或两种工艺组合。

绝缘层121在功率半导体器件中作为屏蔽导体与外延层之间的隔离层。绝缘层121覆盖沟槽120的侧壁和底部，并且在外延层102的表面上方延伸。在沟槽120的内部填充绝缘层121后形成空腔151。

对于不同耐压等级的沟槽栅功率半导体器件，绝缘层121的厚度也不一样。通常耐压越高，绝缘层121的厚度越厚。例如，对于耐压120V以上的器件，绝缘层121的厚度在0.6微米以上。

如图2c所示，在外延层102的表面和沟槽内的绝缘层121上沉积屏蔽导体122。

屏蔽导体122不仅形成在沟槽120中填充空腔151，而且在外延层102的表面上方延伸。在理想的功率半导体器件中，屏蔽导体122在空腔151中应当填充致密，无空洞或缝隙等缺陷。

对于耐压120V以下的器件，沟槽120的深度例如小于5微米，绝缘层121的厚度例如小于0.6微米。由于沟槽深度较浅，绝缘层厚度较薄，在不影响参数和性能的前提下，可以通过将沟槽120的开口倒角以扩大形成绝缘层之后的空腔开口宽度从而有利于屏蔽导体122的填充。

对于耐压120V以上的器件，沟槽120的深度例如大于5微米，绝缘层121的厚度例如大于0.6微米。由于沟槽深度较深，绝缘层厚度较厚，即使将沟槽120的开口倒角以扩大形成绝缘层之后的空腔开口宽度，也仍然会导致屏蔽导体122中存在空洞或缝隙等缺陷。

图2d至图2h则示出了图1所示功率半导体器件中栅极电介质125、栅极导体106、体区107、源区108、层间介质层110、接触区111至113、导电通道131至133、源电极141、栅电极142、屏蔽电极143、漏极电极144的形成过程，由于这部分内容为常规工艺，此处不再赘述。