[发明专利]三维半导体存储器装置及操作其的方法

说明书

提供三维半导体存储器装置及操作其的方法。一种三维半导体存储器装置包括多个字线块，所述多个字线块包括并联连接在位线与共源极线之间的多个单元串。所述多个单元串中的每个包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；多个地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间。在所述多个单元串中的每个中，所述多个地选择晶体管中的至少一个具有第一阈值电压，并且所述多个地选择晶体管中的其余的地选择晶体管具有与第一阈值电压不同的第二阈值电压。

本专利申请要求于2019年3月20日提交到韩国知识产权局的第10-2019-0031961号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。

技术领域

本公开涉及半导体存储器装置及操作其的方法。

背景技术

半导体装置的更高的集成度可用于满足对优异性能和低廉价格的消费者需求。在半导体装置的情况下，由于它们的集成是确定产品价格的重要因素，因此增加的集成度可能特别有益。为了满足这样的技术需求，最近提出了包括三维布置的存储器单元的三维半导体存储器装置。

发明内容

发明构思的一些实施例提供具有增加的集成密度的三维半导体存储器装置。

发明构思的一些实施例提供具有提高的可靠性的三维半导体存储器装置。

根据发明构思的一些实施例，三维(3D)半导体存储器装置可包括多个字线块，所述多个字线块包括并联连接在位线与共源极线之间的多个单元串。所述多个单元串中的每个可包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；多个地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间。在所述多个字线块中的每个中，所述多个单元串的串选择晶体管可彼此电隔离，并且所述多个地选择晶体管中的位于相同垂直水平的地选择晶体管可被共同地控制。此外，在所述多个单元串中的每个中，所述多个地选择晶体管中的至少一个地选择晶体管可具有第一阈值电压，并且所述多个地选择晶体管中的其余的地选择晶体管可具有与第一阈值电压不同的第二阈值电压。

根据发明构思的一些实施例，3D半导体存储器装置可包括基底。3D半导体存储器装置可包括共同连接到位线的第一单元串和第二单元串。第一单元串和第二单元串中的每个可包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；第一地选择晶体管和第二地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间。3D半导体存储器装置可包括连接到第一单元串的串选择晶体管的第一串选择线。3D半导体存储器装置可包括连接到第二单元串的串选择晶体管的第二串选择线。3D半导体存储器装置可包括共同连接到第一单元串和第二单元串的第一地选择晶体管的第一地选择线。3D半导体存储器装置可包括共同连接到第一单元串和第二单元串的第二地选择晶体管的第二地选择线。此外，在第一单元串和第二单元串中的每个中，第一地选择晶体管和第二地选择晶体管可具有彼此不同的各自的阈值电压。

根据发明构思的一些实施例，3D半导体存储器装置可包括基底。3D半导体存储器装置可包括单元电极结构，单元电极结构包括垂直堆叠在基底上的字线。单元电极结构可包括多个字线块，每个字线块包括：多个地选择电极，垂直堆叠在单元电极结构与基底之间；以及多个串选择电极，位于单元电极结构上并且彼此水平地间隔开。3D半导体存储器装置可包括穿过单元电极结构、地选择电极和串选择电极的多个垂直半导体图案。此外，3D半导体存储器装置可包括位于地选择电极与垂直半导体图案之间的数据存储图案。